16位定点DSP ES51D16的可测性设计与实现

"这篇硕士论文主要探讨了16位定点数字信号处理器（DSP）"ES51D16"的可测性设计，作者张琨在微电子学与固体电子学领域，导师杨松华指导下完成。论文关注点在于如何在系统级芯片（SoC）设计中实现有效的可测性设计，以降低测试成本，提高设计的测试效率。" 本文首先阐述了随着集成电路规模的扩大和设计周期的缩短，SoC设计的重要性日益凸显，而可测性设计作为其中的关键环节，对于芯片测试的高效性和准确性具有决定性作用。作者针对"ES51D16"这款自主开发的面向商业市场的DSP芯片，深入研究了其结构特性，设计并实现了整体测试控制体系。 在芯片级测试架构设计上，论文基于IEEE 1149.1标准的测试访问端口（TAP）控制逻辑，并进行了扩展，使用Verilog HDL语言实现测试控制模块，并通过验证和综合确保其功能正确。同时，借鉴了IEEE 1500标准的思想，为不同模块选择了适合的可测性设计方案，并创新性地设计了扫描链挂接单元，采用了分层挂接方式，提升了测试的灵活性。 对于时序电路的测试难题，论文提出了全扫描和部分扫描的设计方法。在"ES51D16"的CPU模块中，实施了全扫描结构，利用Synopsys工具进行扫描插入和测试向量生成，兼顾了高故障覆盖率和电路的延迟及面积开销。 在嵌入式存储器核的测试方面，论文采用了内建自测试（BIST）的方法。通过对存储器常见故障模型和测试算法的分析，扩展和完善了March算法，针对SRAM和Flash的不同特性，分别提出了MarchB和MarchFT算法，能够有效覆盖大部分故障。此外，还详细研究了BIST实现的各个功能模块，包括自测试控制器，并成功实现了应用于"ES51D16"芯片中的存储器核心的BIST硬件电路。 这项研究成功满足了"ES51D16"芯片的测试需求，确保了芯片的正常运行，也为系统级芯片的可测性设计提供了宝贵的经验。关键词涵盖了可测性设计、系统芯片、全扫描、部分扫描和存储器内建自测试等领域。