EDA/PLD中的基于中的基于FPGA内部的内部的FIFO设计设计
在FPGA设计中,内部的FIFO设计是 个不可或缺的内容,其设计的质师会直接影响FPGA的逻辑容量和时序。
在Xilinx中的某些高端器件是内置的FIFO控制器,在coregen中可以直接产生这的硬FIFO控制器, 强烈建议能够
使用硬的HFO控制器的场合,直接的好处足节省逻辑资源和提高逻辑速度,对于绝大部分的HFO设计,推荐使
用Xili coregm产生。这样可以保证功能正确,对于需要定制FIFO控制器的场合请小心。 下面将结合coregn
来说明如何设计一个FIFO 产生FIFO时应使用coregen的FIFO generator,打开后显示如图1所示的对话框。
图1 FI
在FPGA设计中,内部的FIFO设计是 个不可或缺的内容,其设计的质师会直接影响FPGA的逻辑容量和时序。在Xilinx中
的某些高端器件是内置的FIFO控制器,在coregen中可以直接产生这的硬FIFO控制器, 强烈建议能够使用硬的HFO控制器的
场合,直接的好处足节省逻辑资源和提高逻辑速度,对于绝大部分的HFO设计,推荐使用Xili coregm产生。这样可以保证功
能正确,对于需要定制FIFO控制器的场合请小心。
下面将结合coregn来说明如何设计一个FIFO
产生FIFO时应使用coregen的FIFO generator,打开后显示如图1所示的对话框。
图1 FIFO cenerator对话框
注意其中选项的意义在左边的(Read/Wfik 0ock Donmm)中选择同步FIFO或异步FIFO,即囱写时钟是否是同-个。
在( Memory Type)中选择是使用内部的块RAM或分布式RAM,或者移位寄存器或者内置的FIFO(目前Virtex ̄4和Virtex-
5的器件有内置FIFO)。选择时根据具体应用决定,一般来说,当需要的RAM较小时选择分布式RAM;当使用有内置FIFO的器
件时优选内置FIFO;较大的RAM且没有内置FIFO的器件时选择块RAM。
(Supported Features)列的第1个功能是对不对称的位宽的支持,指FIFO的读/写位宽可以不一致;第2个功能是First-
Word Fall-Through,当需要看见FIFO内的第1个数,而又不想进行读操作时使用,一般用做需要根据FIFO内数据决定是否
需要对FIFO进行操作的场合;第3个功能是说是否使用内部的内置FIFO控制器,当选择内置FIFO的应用时会有这个功能;第4
个是ECO的支持,指内置的Error Correcti。n Checking的功能,目前只有Virtex-5的块RAM和内置FIFO有此功能。
单击【下一步】按钮进入(Fifo Generator)对话框2,如图2所示。