处理器中存储器指令的执行机制——以Opteron为例

"本文档详细介绍了存储器读写指令在CPU中的发射与执行过程，重点关注了LSU（Load/Store Unit）的角色以及Cache的工作机制。文档由Wang Qi、Yang Xi和Zhu Yuhao共同编写，涵盖了Cache的基础知识、一致性与内存模型，以及多层次Cache结构等内容。" 在现代处理器体系中，存储器读写指令的执行涉及到多个关键步骤。首先，指令经过取值、译码和调度等阶段后，到达LSU。LSU负责管理Load Queue和Store Queue，这两者在某些设计中合称为LSQ。LSU是连接指令流水线和Cache流水线的关键组件，它负责将CPU的存储器请求发送给存储器子系统，并处理响应数据。 LSU的工作包括根据Memory Consistency模型确定指令顺序，处理指令间的依赖关系，比如处理对同一地址的多次访问以避免Race Condition。此外，LSU还计算有效地址，进行虚实地址转换，以满足L1 Cache的需求。 对于存储器读操作，一旦获取物理地址，LSU会检查Cache Block的状态。如果在L1 Cache中找到数据（Cache Hit），则直接读取并更新状态信息。若未找到（Cache Miss），LSU会在MSHR中分配空间，通过L1 Cache Controller发送Probe请求到更低层次的Memory Hierarchy。在收到Reply消息后，数据会被传递回指令流水线，同时释放MSHR资源。 存储器写操作相对复杂，L1 Cache Hit时，可能引发状态位变化导致总线通信；Miss时，需要获取数据的所有权或独占权，写入操作仅在Commitment阶段才会真正将数据写入Cache。 文章深入探讨了AMD Opteron微架构中LSU的工作原理，以及如何通过Load-Use Latency分析Cache性能。同时，文档还涉及了Cache的层次结构、一致性协议、预读技术等方面，为理解处理器中的数据存取提供了全面的视角。