基于ASIC的AES、IDEA和MD5密码处理器设计与实现

工程科学与技术，国际期刊20（2017）1308完整文章基于ASIC的AES、IDEA和MD5密码处理器的设计与实现Karim Shahbazic，Mohammad Eshghia，Reza Faghih Mirzaeeb，aShahid Beheshti大学电气和计算机工程系，G.C.，伊朗德黑兰b伊朗德黑兰伊斯兰阿扎德大学Shahr-e-Qods分校计算机工程系c伊朗阿拉克伊斯兰阿扎德大学阿拉克分校青年研究人员和精英俱乐部。阿提奇莱因福奥文章历史记录：2017年1月20日收到2017年7月28日修订2017年7月30日接受2017年8月12日在线提供保留字：ASIPAES加密处理器IDEAMD5A B S T R A C T本文设计了一种新的基于ASIC的32位AES、IDEA和MD5密码处理器。该指令集包括用于上述密码算法的通用指令和专用指令。该架构有九个功能单元和两条数据总线。它还有两种类型的32位指令格式用于执行内存引用（M.R.），寄存器参考（R.R.），和输入/输出参考（I/O R.）指令最高频率为166.916 MHz。对于AES-128、AES-192和AES-256，分别在122、146和170个时钟周期之后获得128位输入块的加密处理的编码输出结果此外，使用IDEA加密或解密64位输入块需要95个时钟周期。最后，MD5散列算法需要469个时钟周期来生成512位块的编码输出。所提出的处理器的性能是COM的一些以前和国家的最先进的实现速度，延迟，吞吐量和灵活性方面。©2017 Karabuk University. Elsevier B.V.的出版服务。这是CCBY-NC-ND许可证（http://creativecommons.org/licenses/by-nc-nd/4.0/）。1. 介绍随着信息技术和网络通信的发展，信息的安全性和可信性越来越受到人们的重视。高级加密标准（AES）[1]和国际数据加密算法（IDEA）[2]是对称加密算法，提供了安全性、效率和灵活性的完美结合[3，4]。对称密钥是一种加密和解密使用相同密钥的算法。AES算法可以在硬件和软件平台上有效地实现[3]。此外，消息身份验证是一项基本技术，用于验证接收到的消息是否来自所声称的来源并且没有被更改。数据完整性保证和数据源认证是金融交易、电子商务、电子邮件、软件分发、数据存储等领域的重要安全服务。实现这些安全服务的最安全的技术是使用加密哈希算法，如MD5[5]。*通讯作者。电 子 邮 件 地 址 ： ka. iran.ir （ K.Shahbazi ） ， r.f. qodsiau.ac.ir （ R.FaghihMirzaee）。由Karabuk大学负责进行同行审查密码算法的实现方法有多种，如在现场可编程门阵列（FPGA）和专用集成电路（ASIC）平台上的硬件和软件技术。然而，与FPGA相比，ASIC设计非常耗时且成本高昂。在实时应用中，软件实现加密算法比硬件实现具有更少的资源消耗和更高的编程灵活性软件的灵活性使通用指令具有执行更多算法的权限.它们易于升级，并可适应未来可能的协议更改[3]。然而，软件执行的吞吐量小于硬件对应物。专用指令集处理器（ASIP）是一种能够同时实现速度和灵活性的虽然完全硬连线解决方案可产生最佳性能，但可编程处理器在支持多个标准或未来应用需求变化的应用中表现出色[6]。此外，可编程性是降低成本和缩短上市时间的策略之一[7]。另一方面，ASIP的配置集是以这样的方式选择的，即特定的应用程序可以被编程和执行得比通用处理器快处理器的这种专门化还提供了灵活性、性能和速度之间的折衷ASIP具有效率和http://dx.doi.org/10.1016/j.jestch.2017.07.0022215-0986/©2017 Karabuk University.出版社：Elsevier B.V.这是一篇基于CC BY-NC-ND许可证的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。可在ScienceDirect上获得目录列表工程科学与技术国际期刊杂志主页：www.elsevier.com/locate/jestchK. Shahbazi等人/工程科学与技术，国际期刊20（2017）13081309k2iK3iK5iK6我16位16位16位16位16位16位16位16位16位16位9K2K9316位16位16位16位16位16位K4K可编程性[8]。ASIP的设计和实现在文献[9]中的探索相对较少。本文设计了一种新的基于ASIC的AES、IDEA和MD5密码处理器该指令集包括用于密码算法的通用指令和专用指令本研究的主要目标是确定一套有效的复杂指令集计算机（CISC）的指令集。整个指令集以寄存器传输语言（RTL）表示该处理器在Virtex5系列的XC5VLX30器件上进行了仿真、实现和测试由此产生的ASIP处理器在其软件实现中提高本文的其余部分组织如下：加密算法在第2节中非常简要地回顾。AES、IDEA和MD5是非常知名的加密方法。可以在[10在第3节中介绍了提出的基于ASIC的密码处理器。实施结果和比较见第4节。最后，在第5节中给出结论。2. 密码算法2.1. AESAES是一种对称加密/解密算法。它属于具有不同密钥和块大小的密码家族[15]。输入数据和密码密钥的长度可以是128、192或128。256位。由于输入/密码密钥块的大小，加密和解密过程都执行若干轮，由Nr每个数据块数组也称为一个状态，由四行字节组成 图 1显示了AES加密步骤，其中有四个主要阶段（或功能）：添加轮密钥，移位，子加密和混合列。除了第一轮和最后一轮之外，所有四个函数都在每一轮第一轮只包含Add Round Key，最后一轮不包含MixColumns。初始密钥也必须扩展，以便执行不同的回合。下面简要介绍其主要功能AddRoundKey：这个函数向一个状态数组中添加一个加密密钥通过使用逐位异或（XOR）。这是一个对状态的行进行操作的转换。状态的字节循环地向左和向右移位。第一行保持不变。第二、第三和第四行分别移位一、二和三替代函数：该函数是非线性的。它执行块的逐字节替换以产生新的字节值。替代盒（SBox）可以通过伽罗瓦域操作或查找表来实现混合列：该函数是一个具有一些固定值的矩阵乘法。2.2. 想法IDEA是另一种对称加密算法。它采用64位纯文本块和128位初始密钥。该算法由2个阶段组成。第一阶段运行八次（图2a）。第二阶段仅执行一次（图2b）。运算包括异或运算（表示通过），此外模216（表示为），以及模216+ 1乘法（表示为）。在该模乘中，数字216由零表示（数据范围是从1到216）。 因此，需要16位来表示所有可能的输入值。如图2a所示的k1iiFig. 1. AES加密步骤[11]。（一）9 91 4（b）第（1）款图二. IDEA加密阶段，（a）阶段1，（b）阶段2。●●●●K1310K. Shahbazi等人/工程科学与技术，国际期刊20（2017）1308J对于使用DIF比特块的加密和解密，过程是相同的每个寄存器由四个字节组成，例如寄存器A其中，Ki是第i个阶段的第j个子密钥。由A0组成（最低有效字节）到A3（最重要的是--为了加密或解密64位的数据块，需要生成52个16位的子密钥。加密子密钥通过将初始密钥向左旋转25位来创建旋转继续，直到生成所有52个子密钥。用于解密的密钥调度基于具有两个附加操作数的加密密钥：1）模乘逆（216+ 1），以及2）模加逆216。2.3. MD5MD5是一个单向散列函数，它将任意长度的消息转换为128位的固定长度输出。输入块被分成多个512位的块（16个32位字，用Xj表示，其中j表示块号）。它们以最高优先级X0单独处理。当消息的长度不等于512时，必须填充输入消息。对于填充，在消息的末尾添加一个位。然后添加所需数量的零，以获得比512的倍数短64位的消息长度剩余的64位确定原始消息的长度，模264。MD5由四轮组成，每轮包括16个操作。图3中示出了一个MD5操作。首先，四个寄存器（A、B、C和D）由某些固定值初始化。这些常数值也载入一些临时寄存器命名AA，BB，CC和DD。在图3中，Xj [k]是Xj（k= 0，1，.. . ，15），T[i]是从查找表中提取的第i轮的32位常数值，并且s表示向左循环移位s位。还有四个非线性函数，标记为这些职能说明如下：● FX;Y;ZX^Y_X 0^Z;第一轮（0≤i≤15）● GX;Y;ZX^Z_Y^Z0;第二轮（16≤i≤ 31）● HX;Y;Z¼XYZ;第3轮（32≤i≤ 47）● 第4轮（48≤i≤ 63）IY;在每个128 位块的处理结束时，寄存器的值被添加到临时值（A=A+AA，B=B+BB，C=C+CC，D+D+DD）。所有的512人的行动都在继续-Xj [k]T[i]字节）。最终，A0和A3交换它们的值，以及A1和A2。同样的交换也发生在寄存器B、C和D中。3. 提出的基于ASIC的密码处理器特定的处理器被设计为实现高速度和per-personal为特定的应用程序。基于ASIP的设计包含软件和硬件部分，因此它们利用了硬件速度和软件可编程能力。另一方面，值得一提的是，它们可能既不像通用处理器那样灵活，也不像全硬件逻辑那样高效。在本节中，将详细解释新密码处理器的软件和硬件部分。3.1. 软件部分每个加密算法都由许多函数组成，其中包括一系列语句和循环。设计ASIP处理器的最关键部分之一是根据应用程序和算法选择指令[16]。首先，它是一个决定的完整的防御集。然后，根据寄存器和数据路径的配 置 ， 用 寄 存 器 传 输 语 言 （ RTL ） 编 写 它 们 ， 以 获 得 控 制 单 元（CU）。软件部分由专用和通用指令组成。3.1.1. 特定用途说明具体指令的选择基于以下目标：1）优化时钟周期的数量，2）每个算法的特定指令的数量是最小的，以及3）算法的最常见和重复的部分必须作为单个指令执行。选择特定指令的方式是，它们既不会太简单而与通用指令混淆并被认为是冗余的，也不会太复杂和太长而非常耗时。由于这三种加密算法使用不同的函数，因此它们不共享指令。3.1.1.1. AES指令。AES- 128、AES-192和AES-256分别运行10、12和14次。AES的具体说明如表1所示。这些特定的指令是相同的，用于执行AES-128，AES-192和AES-256。因此，软件开发人员可以决定他们的首选模型。这些指令有一个操作数，它决定了保存在内部存储器中的子密钥的数量。 AES2R和AESFR是执行加密的特定指令。INV-AES2 R和INV-AESFR是AES 2 R和AESFR的对应指令，用于解密编码数据。图三. 一次MD5操作[3]。表1AES特定指令。指令描述ARK执行第一次添加回合键功能AES2R执行两轮AES加密AESFR执行一个中间轮和最后一轮加密INV-AES 2 R执行两轮AES解密INV-AESFR执行一个中间轮和最后一轮用于解密AES-EXP-KEY扩展密钥并生成子密钥一BCD+F/G/H/I功能+++<< t，则a a tt其他tt t（31 down to 1）如果a（i）=t其他B a返回b执行模块216 + 1算法所需的操作在本文中称为IDEA对四个16位输入块进行操作。由于建议的ASIP是一个32位处理器，IDEA算法是适应的方式，充分利用的能力，建议的处理器。为此，IDEA的第一阶段分为10个阶段（图8），以适合32位处理器。在图8中，Q0和Q1是两个32位输入变量，等于图2a中表示的四个16位此外，K关于图1的操作。表4中解释了8个变量，其中A和B是输入变量1314K. Shahbazi等人/工程科学与技术，国际期刊20（2017）1308第1次 MUL第2次 ADD第一次减第二次MUL第一次ADD第二次减少第1次第一次减少-添加第二届第二个Reduce -IXORIXOR≥←←←←≥ ≥阶段1阶段2阶段3阶段4阶段5Q0 Q1KK算法2：扩展欧几里德算法的简化版本输入：两个非负整数：（a）和（b），其中a为b。输出：'y'。如果b = 0，则y返回yy2当b > 0时，q<$ [a/b]，r<$ a-qb，y< $y2-qy1 a<$ b，b<$ r，y2<$ y1，y1<$ yy y2返回y尽管输入值和输出值都是正整数，级6级7级8级9级10输出1出2KK在算法2中产生负整数。因此，在扩展欧几里德算法中，对于所需的有符号运算（如乘法、加法和减法）也考虑使用符号标志。因此，包括额外的操作以执行带符号计算。3.2.2. 功能单元3（SBox）Sub_SUB_REQ和INV_Sub_SUB_REQ函数由一个SBox实现，它实际上是一个查找表（LUT）。然而，LUT是耗时的硬件[28]。在[28]中提出了一个新的模块，以便同时访问多个表。这种并行性的结果在一个很大的延迟减少。该模块被称为并行表并行模块（PTLU）。它被特别修改以适用于所提出的处理器。修改后的模块如图9所示，其中T0至T3是SBox表，T见图8。 32位处理器的改进IDEA算法。表4修改后的IDEA算法中的操作（图。 8）。操作描述功能单元第一个MUL T = AH× BH FU13.2.3. 功能单元4（MD5功能）FU4根据第2节中给出的解释生成MD5函数之一（F、G、H或I）的输出值。图10描绘了该功能单元的框图。它接受三个输入并返回一个输出。3.2.4. 功能单元5（RAM）1st ADD TH = AHBH TL = TL第一次减少BH = A mod（216 + 1）BL = BL1st Reduce-ADD TH = A mod（216 + 1）FU1FU1FU1FU5是随机存取存储器（RAM），用于在处理器内部存储MD5算法的T[i]常数。此外，缓冲区的初始值，以及扩展AES和IDEA的子密钥所需的数据都保存在该单元中。TL =（A mod（216 + 1））BL第二个MUL T = AL× BL FU23.2.5. 功能单元6（MD5 SU）2nd ADD TH = THTL = AL BL第二次减少BH = BHBL = A mod（216 + 1）2nd Reduce-ADD TH =（A mod（216 + 1））BHTL = A mod（216 + 1）IXOR TH = AH BLFU2FU2FU2FU1 FU2FU6是MD5算法的移位单元（SU）。它将输入位向右旋转s位。3.2.6. 功能单元7（SU）FU7执行AES的Shift+和INV Shift+转换，并且还在两个阶段之间执行所需的移位操作TL= AL BH每个内部操作，如MUL，ADD，Reduce等，T是操作的临时输出变量，L和H是指变量的最低和最高有效的一半。虽然216-加法求逆与不考虑输出进位的减法一样简单[8]，但乘法求逆要复杂得多。它是用扩展欧几里德算法计算的。 在输入aB0，它返回x和y，使得ax+ by=GCD（a，b）。乘法逆等于y。当a= 216 + 1时，最大公因子（GCD）总是1。因此，只需要计算y[8]。本文使用了扩展欧几里德算法的简化版本（算法2）。的IDEA。3.2.7. 功能单元8（X块）FU8用于保存和扩展512位MD5块。如第3节所述，指令IMD 5扩展输入块。MD5从低位字节反向返回输出数据（X14和X15除外）。3.2.8. 功能单元9（ROM）IDEA解密子密钥由加密子密钥生成AES解密子密钥是从最后到第一的加密子密钥的逆。该块是具有六个控制信号的内部ROM存储器，以保存加密和解密密钥。K. Shahbazi等人/工程科学与技术，国际期刊20（2017）13081315的T0'T1'T2T2'T3T3'多路复用器多路复用器多路复用器T1b0的B1B2B3MUX四比一函数F函数G函数I使B3B2B1b0的见图9。 修改后的PTLU模块。XYZ函数H第一季第0图10个。 具有三个输入变量的FU4的框图。该单元通过提供本地内部ROM减少了对主存储器的引用次数，并随后减少了时钟周期。与它们存储在主存储器中的方式相比，它也带来了更高的安全性[29]。4. 实施结果用可综合的结构化VHDL代码对给出的结构进行了测试和实现。加密和解密测试vec-表5执行结果。资源设备利用率切片寄存器数量35%切片LUT数量68%保税IOB数量最大频率166.916 MHzAES[15]，IDEA[30]和MD5[31]的tors通过使用ModelSim版本5.5来测试所提出的处理器所提出的设计进行了模拟，测试和综合使用ISE版本12的位置和路线，时序分析。Virtex5系列的XC5VLX30器件考虑了基于FPGA的实现表5中报告了已使用资源的数量或其使用百分比。每种算法所需的时钟周期数如表6所示。AES-128、AES-192和AES-256分别在122、146和170个时钟周期后对128位输入块的加密输出结果进行了测试和准确查找。解密过程需要相同数量的时钟。使用IDEA加密或解密64位输入块也需要95个时钟周期最后，MD5需要469个时钟周期来生成512位块的编码输出。时钟周期计数从加密算法开始的时刻开始最大实现频率为166.916 MHz。吞吐量参数显示表6时钟周期数和吞吐量。算法吞吐量（Mb/s）时钟周期AES-128175.12122AES-192147.33146AES-256125.67170想法112.4595MD5182.224691316K. Shahbazi等人/工程科学与技术，国际期刊20（2017）1308¼表7不同算法实现的比较结果。平台吞吐量（Mb/s）频率（MHz）#时钟周期参考文献算法XC5VLX30175.12166.916122这项工作AES-12890 nm96.97100132[33个]XC2V6000-624922194.7–[18个国家]TMS320 C6201112.2200228[34个]28纳米281044[35]第三十五届22纳米2976336[三十六]XC5VLX50-334.09266.33–[37个]XC5VLX30112.45166.91695这项工作想法XC5VLX308.2100.34–[八]《中国日报》XC2V6000-627948218.34–[18个国家]XC5VLX30182.22166.916469这项工作MD5–––1336[32个]Stratix II GX3203566.48–[5]《中国日报》加密速率（等式（1），其中N是处理的比特数该参数的计算和证明的所有支持的密码算法在表6中。系统，架构，建模和仿真研讨会，2004年，第10页。235- 257[8] R. Faghih Mirzaee，M. Eshghi，K.基于ASIP的IDEA和SAFER K-64加密处理器的设计和实现，国际。 J. Des. Anal. 工具集成Circuits Syst. 3（2012）21-30.输入N×频率#ClockCycleð1Þ[9] R. Chen，Z. Jia，Y. Li，H. Xia、X. Li，The application specific instructionprocessor for AES，in：3rd Int.Conf.Electronics Computer Technology，2011，pp. 394-396.[10] B. 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