AES算法的低功耗高性能VLSI设计与实现

可在www.sciencedirect.com上在线ScienceDirect电气系统与信息技术学报2（2015）178AES算法的低功耗高性能VLSIK. Kalaiselvia， H. 曼加拉姆湾a印度哥印拜陀Hindusthan工程技术学院电子和通信工程系b印度哥印拜陀，斯里克里希纳工程技术学院，电子和通信工程系。接收日期：2014年11月9日;接收日期：2015年3月18日;接受日期：2015年4月25日2015年9月11日在线发布摘要高级加密标准（AES）算法在密码学应用中得到了广泛的应用提出了一种基于密钥扩展的AES算法的低功耗、高吞吐量实现方案。我们最大限度地减少功耗和关键路径延迟使用建议的高性能架构。它支持使用256位密钥的加密和解密利用VHDL语言对设计进行了仿真，并使用FPGA芯片进行了硬件实现。实验结果表明，建议的AES架构提供优于现有的VLSI架构的功耗，吞吐量和关键路径延迟方面的性能©2015 作 者 。 ElsevierB.V. 制 作 和 托 管 这 是 CCBY-NC-ND 许 可 证 下 的 开 放 获 取 文 章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。关键词：高级加密标准（AES）算法; VLSI结构;低功耗; FPGA实现1. 介绍近年来，在高速网络应用中，对密码算法的实现提出了越来越高的要求加密是对信息进行编码的过程，以便未经授权的人无法识别信息。所有加密算法都将可用信息转换为不可读的安全形式，称为密文。授权人员将能够使用解密算法对信息进行解码。可用于数据安全的两种类型的加密系统是非对称（公钥）和对称（私钥）加密（Hosseinkhani和Javadi，2012）。非对称密码学使用单独的密钥用于密钥传输机制的加密和解密过程。相反地，对称密码术利用相同的密钥用于加密和解密过程，这在处理大量数据时是有效的（Chen等人， 2011年）。*通讯作者。联系电话：+91 7598254742。电子邮件地址：kkalaiselvihind@gmail.com（K. Kalaiselvi）。电子研究所（ERI）负责同行评审http://dx.doi.org/10.1016/j.jesit.2015.04.0022314-7172/© 2015作者。Elsevier B. V.制作和托管这是CC BY-NC-ND许可证下的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。K. Kalaiselvi，H.Mangalam/电气系统和信息技术杂志2（2015）178179高级加密标准（AES）是目前公认的一种有效的VLSI实现方案。现代密码专用集成电路（ASIC）和协处理器是使用AES算法制造的，因此它将成为未来几年最关键的对称密码之一（Aes，2001）。AES算法是Rijndael密码的修改版本，并且可以在硬件和软件中有效地实现（Daemen和Rijmen，2002）。AES算法可以使用高性能的现代微处理器来实现，以满足大多数应用中的高吞吐量要求。但是在这些处理器中不能解决功率优化问题考虑到功耗、速度和面积的要求，基于硬件描述语言（HDL）的AES算法的VLSI实现对于低功耗和小硅面积是重要的。在过去十年中，基于现场可编程门阵列（FPGA）提出了AES加密系统（Daemen和Rijmen，2002; Tillich等人，2005; Zhang和Parhi，2004; Yicheng等人， 2008）和ASIC（Rodriguez-Henriquez等人，2003; Jing等人，2007; Rahimunnisa等人， 2014）硬件。FPGA和ASIC实现都提供了更多的物理安全性，但这些方法的速度，功耗和面积利用率是不同的。循环展开、流水线和单元阵列硬件结构是AES算法实现中使用的一些技术。流水线架构用于提高实现的速度并实现高吞吐量（Verbauwhede等人， 2003年）。在文献中已经使用子流水线架构来最小化面积并提供最佳速度/面积比（Verbauwhede等人，2003年; Hodjat和Verbauwhede，2006年）。然而，使用单元阵列架构的可重配置硬件系统有助于高效的AES实现（Li等人， 2012年）。 可重新配置的阵列架构被应用于通信应用和生物医学信号处理应用中的高可靠性设计（El-Rayis等人，2008;Milovanovic等人，2009年; Satheeskillaran和Sabrigiriraj，2014年）。在本文中，我们专注于可重构硬件实现的新AES S盒在一个统一的和一致的方式使用密钥扩展的方法。选择的性能指标是吞吐量，关键路径延迟和功耗。这些指标对于FPGA器件的性能分析至关重要。友好的解决方案，使用可重构实现是一个非常有前途的替代方案，可以实现优异的性能。对于设计实现，使用了超高速集成电路硬件描述语言（VHDL）使用Xilinx集成软件环境（ISE）工具和Modelsim进行仿真，综合和实施。利用Xilinx软件对关键路径时间、面积要求和功耗进行了分析。2. AES算法为了实现系统的高可靠性和高性能，提出了支持单元阵列可重构的AES算法（Chodowiec，2002）。单元阵列的可重构性与状态结构相结合，以实现所提出的密钥扩展方案。AES的状态结构将支持高吞吐量密码引擎。AES算法步骤是在称为状态的二维字节单元阵列上执行的。每个单元的状态位宽被分配为8位，因此阵列在每个球面上处理256位加密数据状态数组的每列中的四个字节形成32位字，其中该行以每个字的间隔为四个字节提供索引（Li等人，2012年）。图1示出了电池单元的框图。3. NIST和DOR方案NIST方案能够完成64、128、192和256位密钥扩展，以实现更安全的加密方法。这些变化不会产生很大的影响。由于累积的硬件需求，它对每个切片的吞吐量指标有影响使用多路复用器的共享硬件是在正确的路径内路由信息。必须注意的是，Chodowiec方案不包括密钥调度模块和密钥扩展硬件（Chodowiec，2002）。 使用此方案无法处理加密大小的增加。应该深入分析类似设备上的各种实现，以证明Chodowiec方案的加密大小。直接优化路由（DOR）方案基于128位数据路径宽度，可根据需求划分为更窄的数据路径 数据传输通过三个128位数据总线进行;一个用于数据总线，一个用于密钥，一个用于加密输出（Van Dyken和Delgado-Frias，2010）。重复的圆形块模式可以用作DOR方案实现的开放核心方案。每一轮都需要180K. Kalaiselvi，H.Mangalam/电气系统和信息技术杂志2（2015）178Fig. 1. AES算法实现。只有一个时钟周期用于数据传输。DOR方案通常使用额外的球形块和密钥扩展单元来实现，该单元将所有轮密钥存储在只读存储器（ROM）中。4. 该方法所提出的工作是基于双阶段设计的密钥扩展双阶段方案用于确定多个圆形块在功耗中的影响大多数利用循环展开和流水线的高速设计旨在增加吞吐量（Van Dyken和Delgado-Frias，2010）。 由于我们的技术能够在内部完成64位密钥的密钥扩展，因此，由于动态设计，用于实现并发执行的控制逻辑将对功耗产生进一步的循环块。 图 2示出了双级方案的框图。现有的DOR方案消耗11个时钟周期来完成单轮和加密数据图二.建议采用双阶段方案实施。K. Kalaiselvi，H.Mangalam/电气系统和信息技术杂志2（2015）178181通过输出数据总线发送。然而，所提出的设计中的双级仅需要六个周期来执行每次加密;五个周期用于加密过程，第六个周期用于数据输出。除了Gaj方案之外，大多数加密方案都能够在内部执行128位密钥的密钥扩展（Chodowiec，2002）。NIST方案能够完成192和256位密钥扩展，以实现更安全的加密过程。系统的实际吞吐量可能会因硬件要求的增加而受到影响。使用多路复用器的共享硬件被用于在适当的路径中路由数据在速度和功耗优化方面，采用Virtex球栅阵列封装FPGA芯片实现。一旦使用FPGA存储器实现ROM，与DOR方案相比，LUT切片减少通过结合加密和解密，提高了区域效率和吞吐量性能。5. 结果和讨论Xilinx ISE工具已被用于综合，布局和路由，和时序分析。流水线实现的建议的设计，我们达到了3.6182ns（277.4 MHz的工作频率）的时钟周期一旦验证了各个模块的功能的正确性，这些模块就可以组合在一起。为了支持上述方法，密码算法被分成两个模块：编码和秘密写入。芯片的合成在XILINX工具内进行，目标是Xilinx Virtex 5技术（XC5VLX30目标器件），因此报告见表1。整个设计过程采用Modelsim和Xilinx设计流程相结合的方法。通过综合VHDL语言的风格，得到了独立的此外，还进行了时序仿真，以验证规划的功能正确性然而，为了简洁起见，这里没有附上RTL图使用Xilinx的XPower分析工具进行功耗分析 Virtex 5 Pro是目标设备，因为它是一款功能齐全且灵活的FPGA，包含两个Power PC内核和大量逻辑单元，I/O引脚数从208到1164（Xilinx）不等。在模拟期间，它被设置为以25 MHz运行。图3示出了测试向量的加密设计在Xilinx环境下进行综合目标设备是Virtex5系列中的xc5vlx30通过对该方案的吞吐量和功率分析，可以看出该方案优于现有方案。标准的美国国家标准与技术研究所（NIST）和直接优化路由（DOR）的方法进行了比较，所提出的技术。表2比较了所提出的技术与NIST和DOR技术的关键路径、吞吐量和功耗DOR方案的吞吐量更大，表1拟议方案的综合报告。设备利用率汇总片逻辑利用率切片寄存器数量5493切片LUT数量22，659片逻辑分布使用的位片数23,424使用未使用的触发器的17,931具有未使用LUT的765完全使用的位片4728IO利用率IO数量400特定功能利用率BUFG/BUFGCTR数量2时间摘要最小周期3.6182 ns最高频率277.4 MHz时钟前最小输入到达时间2.645 ns时钟后最大输出所需时间3.420 ns182K. Kalaiselvi，H.Mangalam/电气系统和信息技术杂志2（2015）178图三.测试向量的加密。表2关键路径、吞吐量和功耗的比较方案关键路径时间（ns）吞吐量（Mbps），无开销4个输入LUT总功率（mW）NIST5.68175.851547.94DOR4.62216.3115223.33提出3.63277.435113.21与NIST方案相比，其成本是实现所需LUT切片的两倍。然而，该方案提供了最高的吞吐量为277.4 Mbps的LUT切片分别减少31.8%6. 结论从所获得的结果，很明显，所提出的方案可以能够在更高的时钟频率比现有的计划。DOR技术具有216.3Mbps的吞吐量，能够降低逻辑和信号功率要求。但所提出的工作减少了多达43.4%的关键路径时间减少到21.4%的功耗要求。此外，新的FPGA将提供更大的性能改进。引用Aes，N.I.S.T.，2001年 高级加密标准。 联邦信息处理标准，FIPS-197，pp。12个。Chen，R.J.，Lin，J.J.，洪，S.M.，Lai，J.L.，洪，S.J.，2011年。WPAN高效无记忆AES密码核的结构设计。 同意计算：实际有效期23（12），1332-1347。Chodowiec，P.R.，（博士论文）2002年。使用可重构硬件的AES候选者的硬件性能的比较。乔治梅森大学。Daemen，J.，Rijmen，V.，2002年。Rijndael的设计 信息安全和密码学。 Text和Monographs。 施普林格五号劳改营。埃尔-拉伊斯，A.O.，Arslan，T.，埃尔多安，A.T.，2008. 使用基于可重构指令单元的架构解决未来空间挑战。In：AdaptiveHardwareandSystems，2008. 08年AHS。NASA/ESA会议，6月22日至25日。IEEE，Noordwijk，pp. 199-203.Hodjat，A.，韦尔博韦德岛，2006. 全流水线30至70Gbits/sAES处理器的面积吞吐量交换。IEEETrans. Comp.55（4），366-372.Hosseinkhani，R.，贾瓦迪H.H.S. 2012. 在AES密码系统中使用密钥生成动态S盒。Int.J.Comp.Sci. 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