多值逻辑二进制接口及其实现

沙特国王大学学报二进制接口Mansi Jhamb，Ratnesh MohanUSIC T，GGSIPU，新德里，印度阿提奇莱因福奥文章历史记录：收到2020年2021年1月17日修订2021年1月17日接受在线预订2021年保留字：多值逻辑互补金属氧化物半导体动态电压源二进制到多值转换器A B S T R A C T从计算机时代的黎明开始，人类已经大量生产了计算机的二进制组件，因此三进制或更高基数的计算机尚未商业化。已经证明，三值逻辑可以比二值逻辑更有效，并且有许多正在开发的器件可以在两个以上的内部状态下运行。因此，需要一种基于所提供的二进制输入来产生多值逻辑的有效方法在这篇文章中，一个有效的，简单的，灵活的，和低功耗的实现已经提出，可以转换任何二进制数到一个选定的基数。该设计在32 nm TSMCCMOS中实现所提出的设计，然后在功率/延迟空间进行评估该电路比以前的模型节省功率高达92%版权所有©2021作者。由爱思唯尔公司出版代表沙特国王大学这是一篇基于CC BY-NC-ND许可证的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。1. 介绍二进制逻辑中的主要约束是仅存在两个状态（0，1），这导致引入更多的输入位以实现复杂的功能，这导致巨大的芯片尺寸和功耗。多值逻辑（MVL）基于真度而不是简单的真和假（Miller和Thornton，2007）进行操作，它为我们提供了NNx种可能的逻辑函数（N是基数，x给出输入位），而传统的二进制系统仅为我们提供了22x种可能的逻辑函数（x给出输入位）。研究人员长期以来一直在研究MVL，因为将其引入我们的电路将改变技术的本质（Hurst，1984; Smith，1981）。它已与二进制集成电路设计（Etiemble和以色列，1988年），它的好处是令人难以置信的。 已经证明自然基（e = 2.718）应该是最有效的运算基数，这对三进制逻辑产生了巨大的需求，因为它是最接近自然基的可行基。MVL具有许多开发中的应用，如在以五为底操作的纳米级器件中（Fresch等人，2018），量子计算（Muthukrishnan和Stroud，2000），多态系统的可靠性分析（Zaitseva和Levashenko，2017），*通讯作者。电子邮件地址：ratneshmohan31@gmail.com（R. Mohan）。沙特国王大学负责同行审查制作和主办：Elsevier图像处理（Abiri等人， 2018）和微电子（Gaudet，2016; Jhamb等人， 2017）、数据压缩和缓存设计的潜力（Jhamb等人， 2017年）。三进制逻辑系统本身具有广泛的应用，三进制存储元件的有效性（Dhande等人， 2014年，无与伦比。三进制逻辑也用于顶级EDA工具中，以最大限度地减少二进制运算，也可以应用于人工智能和机器人技术。三进制逻辑也在分子电子学中实现（ TirgarFakheri等人，2020），所有这些都降低了电路尺寸和复杂性。许多技术niques已开发的MVL电路的综合（电流，1994年），特别是在三进制逻辑（巴拉和安东尼，1984年）。其中一些方法涉及改变晶体管结构，以改变不同栅极的阈值（Raghavan和Bhaaskaran，2017）。其他技术涉及量子点（Karmakar，2019）等。四元电路设计已经有了很大的发展（Freitas和Current，1983; Yasuda等人，1986），也已经做出了基数4的组合电路（Patel和Gurumurthy，2009）。因此，在低功率下操作的二进制到四进制转换器将非常有用。本文提出了一种基于32 nm MOSFET工艺的灵活、所提出的设计，称为UMA电路，是用来建立所提出的转换器设计，可以有效地转换成选定的基数（大于2）的多位二进制数。通过这种转换器设计，可以使用二进制输入来操作MVL电路。第2节介绍了一些在本文第3节介绍了拟议的UMA电路的工作第4节提出了一个定理，用于分析所提出的设计。第五节重点介绍了用Uma电路构造二进制到MVL的转换器。第6节提出了替代方法，https://doi.org/10.1016/j.jksuci.2021.01.0101319-1578/©2021作者。由爱思唯尔公司出版代表沙特国王大学这是一篇基于CC BY-NC-ND许可证的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。可在ScienceDirect上获得目录列表沙特国王大学学报杂志首页：www.sciencedirect.comM. Jhamb和R. 莫汉沙特国王大学学报5579表1使用的缩写列表表3MVL的URF和RF形式序列号缩写完整形式原始MVL表RFURF1.MVL多值逻辑0002.DPL双传输晶体管逻辑1103.URF单位约化形式2114.RF还原形式3125.DSR动态供应路线4136.BTT二进制到三进制7.BTQ二进制到四进制9.LSB最低有效位10.MSB最高有效位实现二进制到MVL的转换。在第7节中，讨论了结果，并将其与最先进的设计进行了比较，用于二进制到三进制的转换（Saha和Saha，2018;Jaber等人，2019;Shahangian等人， 2019年8月8日，结束了这篇文章。表1和表2分别总结了本文中使用的2. 引入的MVL术语概述2.1. MVL的还原型（RF）将不同程度的真值表示为这种形式基本上决定了输出是否为真，因此所有真值的程度都被相同地对待表3给出了一些MVL项的RF值的示例如表中所示，逻辑“1”、“2”、“3”等的RF2.2. MVL的单位简化形式（URF）从不同程度的真值中减去URF将用于配置电源。表3给出了一些MVL项的URF值的示例应当注意，逻辑“0”和“1”的URF2.3.第N波在时域中在N个离散电压电平之间波动的波。例如，来自DC源的输出将被称为第一波。从一个简单的或门输出将被称为第二波.三值与非门的输出称为第三波.3. 建议的Uma电路用于产生更高逻辑的思想是，将某些二进制输入提供给所需的逻辑门，同时，以预定模式波动提供给逻辑门以获得所需输出，这样，门将在该时刻执行二进制操作，但是集体输出将是MVL，因为输出的真值的大小等于在该时刻提供给该逻辑门的电源。建议的Uma电路，图。 1，利用相同的想法，但配置，使事情更顺利，并实现更复杂的操作。Uma电路中不同部分的功能如下所述，并将参照图中提出的2位BTT（二进制到三进制）转换器进行解释。 二、3.1. 大型机主机向激活的星门提供输入。它在二进制逻辑上运行，并具有布尔表达式。换句话说，它提供了输出的第N个波的基本如图2所示，异或门作为主机。3.2. 动态供应路线顾名思义，动态供电路由是Uma电路的一部分，其向图1.一、拟议设计的基本布局，即乌玛电路。表2使用的符号列表序列号符号意义1.VDS为激活的门2.a我第i个输入到第N个波发生器3.A我第i个输入到Uma电路或BTMVL转换器4.Yi第i输出位5.DDon’t care condition6.K输入位7.X转换器中Uma电路总数8.z输出位9.y输出MSB10.fm大型机的布尔函数定义11.fN第N波发生器12.fr第r个输入到第N个波的函数定义发生器图二. 建议的2位二进制到三进制转换器的原理图。M. Jhamb和R. 莫汉沙特国王大学学报5580门动态电源配置的方式，在规格，ified输入，Vds增加或减少。Uma电路的这一部分由一个模式控制和幅度控制（直流电源）组成，模式控制确定Vds如何针对给定输入变化，幅度控制增加模式控制的输出，并且总是直接放置在模式控制之后。从直流电源输出的第N个波是Vds. 如图 2，与门和直流源（0.45 V）形成DSR。3.3. 激活门Uma电路的最后一个门，从主机接收输入，从DSR接收电源。这是变化的供应产生MVL项的地方。如图2所示，激活的门是修改的缓冲器。3.4. N次波发生器见图4。 拟定第三波发生器示意图。所提出的设计形成了二进制到MVL转换器的关键部分，当输出基大于3时，它形成DSR的一部分。虽然它采用了UMA电路设计，但它仅仅是一个N波发生器;由于输入二进制串的十进制值不等于所产生的输出位的十进制值，因此不要将它与转换器本身混淆。该设计用于产生大于“2”的基数。主机中的逆变器是阻抗匹配的，他们高度稳定的电路，并确保平滑输出。图图3和图4分别是所提出的第N波发生器和第3波发生器（其是第N波发生器的最基本形式）的 示意 图 。表4和表5提供了逻辑的电压值第3波发生器和第N波发生器的电平和表6表5表4第三波发生器中MVL项的值MVL项输出值（V）001一2a+输入a 2的逻辑“1”值提供了真值表，在此基础上，波发生器第N波发生器中MVL项的电压值操作。从表6可以观察到，对于第N波发生器的输出为状态"i“，a 1，a 2. .a i-1可以是“1”或“0”（无关紧要），a i必须是“1”，a i+1，a i+2. . N-1必须是例如图 如果输入是（01）2或（11）2，输出将是逻辑“2”。另一示例，假设图2中的BTT转换器中的输入为（10）2。作为激活门输入的主机输出将为4. Uma4.1. 定理对于任何采用Uma电路的二进制到MVL转换器，输出位数和Uma电路的最大数量（包括用于建立连接的嵌套形式）都是图三.第N波发生器的拟议设计示意图。M. Jhamb和R. 莫汉沙特国王大学学报5581-表6建议的第N波发生器的真值表。如果已知输入位数和输出基数，则可以完美地确定verter4.2. 证明为了有效地将基数为“2”的由固定比特数表示的所有输入项表示如果输入位数为N-1 . ：：N-1 × N1N-1 ×N0P 1 × 2 k-1双... *101× 2 101× 20101总结几何级数并简化两边的项：NzP2k2取对数，两边简化。zPk×logN2<$3<$现在，对于最优解，z必须是满足不等式的最小可能整数，否则我们将具有始终保持为零的输出位，因此是不期望的。使用上限函数（也称为最小整数函数）来确定z的最小积分值，该最小积分值也满足等式（1）中的不等式。（三）、z<$dk×logN2e4现在，为了确定二进制到MVL转换器中使用的Uma电路的总数，我们必须分析哪些部分需要Uma电路。对输出的最高有效位（MSB）的分析将单独进行。首先，每个输出位使用一个Uma电路，除非该位对于任何输入项都处于二进制状态。用于单个输出位的Umacirrors数为1000 -1000第二，在DSR中使用了N次波发生器。对于基数N的生成 术语，使用第（N-1）个波发生器。 每（N-1）次数量的Umaciriramiesanduetonesting1/2/3/3/6/最后，我们还必须分析输出串的最高有效位（MSB），因为除了MSB之外的所有输出位都显示N个状态，而MSB可能显示N个状态，也可能显示小于N的状态，从而影响用于它的Uma电路的总数。设Uma电路的总数为输出MSB的Uma电路的计数器数量1/4- 2/4- 1/ 7因此，我们认为，x¼z-1z-1×N- 3y- 12019-04-28 10：00：00现在我们必须找到输出MSB的最大状态。要使MSB存在于状态y和基数N中，其单个权重必须小于或等于最大输入项。1× 2k-1双.. . * 101 × 2 101 × 2 0Py × N z-1 0 × N z-2.. . ：：0 × N1 0 × N09由于满足不等式的y的最大积分值是理想的，所以进行简化，然后使用floor函数（最大整数函数）。2k1y¼ bNz-1c10通过Eq。（4）、（8）和（10）所有参数都可以按定理所述确定。例如，分析4位二进制到四进制转换器，使用（4），输出位为2。使用（10）我们可以确定MSB有4个状态（0，1，2和3），（8）Uma电路的数量为4。所有的细节都可以从图中得到验证。 五、5. 建议的二进制到MVL转换对于二进制转换为基地N，为每个输出位一个单独的电路必须配置。对于某个输出位Yi，设Vdsi、RFi和URFi分别为其动态电源RF和URF。URF和RF必须根据输出位确定。A 1，A 2，.. . ，Ak是输入信号（k是输入比特的总数）。该方法可以利用特征函数和K图等极小化技术进行。5.1. 建造大型机大型机实现输入信号的布尔函数，产生输出的RF。fmA1; A2;. ：; A kRF iof Y i11从表7中可以很容易地从RF的定义中确定Y1的RF1现在我们可以很容易地获得最小项来实现K-map和设计主机。因此，用于2位BTQ（二进制到四进制）转换器的主机的布尔方程fmA1;A2Xm1;2; 3A1A2125.2. 构造DSRDSR的构造将需要第（N-1）个波发生器，并且将涉及配置第（N-1）个波发生器的输入以产生URF。设a 1，a 2.. .第N-1个波发生器的输入信号之间的N- 2波发生器使用fN-1tha1; a2;. ; a r;：：; a N-2个URF i，Y i个13个M. Jhamb和R. 莫汉沙特国王大学学报5582X图五. 建议的4位二进制至四进制转换器的原理图。表7建议的2位BTQ转换器的真值表。的1一个2Y1RF1URF1的1一个200000000111000102111011312D1该函数遵循表6中给出的真值表。如等式（13）是预定义的，我们必须配置到第N波发生器的输入，即，其中，ar是第（N-1）个波发生器的某个输入，其中16r6N-2，则frA1; A2;.. . ：; A kar14从表7中，Y1的URF1很容易从URF的定义中确定，从表6中，我们可以确定相应的a1和a2值（f第3次报告a1;a2年1月15日的URF1f1A1;A2A1Xm2Xd 3A116f2A1;A2A2A2m3A1·A217发生器的输出（URFi）通过aDC源变为Vdsi。5.3. 构建激活门普通缓冲器由DSR提供动态电源Vds，并由大型机输出提供输入。为了节省功率，仅在缓冲器的第二反相部分中提供Vds，并且在第一反相部分中提供恒定电源，如图2和图3所示。 五、6. 替代方法6.1. Uma变换定理的特殊情况在（3）中，有时左手和右手变得相等。在这种情况下，右手边是一个整数，因此不需要（4）中使用的上限（3）中的等式条件仅在从基数2到基数2的幂（4、8、16等）进行转换时才存在由于这种相等性，4位BTQ转换器由两个2位BTQ转换器构成，如图5所示，6位二进制到八进制转换器（基数8）由两个3位二进制到八进制转换器构成该特性降低了系统复杂性。6.2. 合并独立电路输出的每个位（具有MVL项）具有其自己的Uma电路，这些Uma电路彼此不连接，已经观察到它们经常具有相同的逻辑操作（例如，A + B可以存在于两个Uma电路中），因此M. Jhamb和R. 莫汉沙特国王大学学报5583可以在一个UMA电路中执行逻辑操作，并且也可以与另一个电路共享数据。这大大减少了使用的transis- tors。这种做法可能会导致阻抗不匹配，但与缓冲器作为激活门输出不受影响。6.3. Don’t如果由于大的布尔表达式，供电线路变得复杂，则可以在URF中对零使用6.4. 改变N次波发生器的结构人们可以重新设计第N波发生器而不是配置它接收什么输入，而且提供的所有输入都被反转的原因是，在阻抗匹配和反转输入中帮助的反相器使得整个真值表非常容易概括和利用，反相器可以被移除，并且缓冲器可以被引入作为类似于转换器电路的激活门，如果转换为高基数，则这将显著地节省晶体管。6.5. 使用第N波发生器作为转换器正如我们操纵第三波发生器以产生图5中的期望输出（Vds），类似地，我们还可以以使得整体效果模仿转换器的方式操纵发生器的输入。在某些情况下，这可以节省晶体管。6.6. 更换直流电源该直流电源的作用是将一个恒定值添加到来自模式控制的电源中，模式控制提供URF作为输出。当URF与来自DC源的电压相加时，URF变为Vds。如果引入多个DC源造成不便，则可以简单地使用求和运算放大器或任何将两个电压值相加的电路设置。如果不引入直流电源或任何类似的替代品，则当URF为“0”时，激活的栅极将得不到供电7. 仿真及结果见图6。建议的2位二进制到三进制转换器的输入和输出波形。表8拟议的二进制到三进制转换器与最先进的参考文献之间的比较（Saha和Saha，2018）。Saha和Saha（2018）建议的设计技术180 nm CMOS 32 nm CMOSDPL二进制门和三进制门静态组合CMOS逻辑在32 nm TSMC CMOS上进行了模拟使用SPICE。CMOS的宽度和长度比被很好地调整以获得最佳性能。进行了详细的比较功率26.29lW设备数量426 82延迟0.89 ns 0.13 ns关于最先进的参考设计（Saha和Saha，2018; Jaber等人，2019;Shahangian等人， 2019年）。7.1. 情况1：二进制到三进制转换器所提出的电路模拟表示在图。 二、它是使用第5节中的方法构建的。此的输出传播延迟从‘‘0” to从“1”到“2”的传播延迟从“2”到“0”的传播延迟25.43 ps 23 ps31.20 ps 26 ps37.31 ps 48 ps电路如图6所示。输出在25°C下以每秒2亿比特的比特率在直流电源下获得(Vdd)0.45V首先将拟议的设计与Saha和Saha（2018）进行比较。这两个电路都是在25°C的温度和每秒3.3亿比特的输入比特率下模拟的，即，0.33GHz。在这两种设计中，逻辑符号“0”、“1”和“2”表示为0 V、0.9 V、1.8 V。两种电路都接受3位二进制串作为输入。所提出的设计由0.9 V直流电源（VDD）供电，直流电源等于0.9 V。比较总结见表8。参考设计在其DPL（双通道晶体管逻辑）二进制门中使用180 nm CMOS技术，并在基本二进制门（静态组合CMOS逻辑）中使用32 nmCMOS技术在功率、器件数量和延迟方面，所提出的设计明显表现更好。该电路的器件数包括80个晶体管和2个直流电源。在所有的比较延迟（潜伏期）计算，作为时间的差异，其中输入是其最终电压的50%，并在输出达到相同的电压的时间。触发后电路达到所需逻辑电平所需的时间M. Jhamb和R. 莫汉沙特国王大学学报5584表9所提出的二进制到三进制转换器与现有技术参考文献（Jaber等人， 2019年）。Jaber等人（2019）设计方案技术180 nm CMOS 32 nm CMOS双通-晶体管逻辑静态组合CMOS逻辑功率349.9l W 309.6l W设备数量218 213从“0”到“1”的传播延迟从“1”到“2”的传播延迟从“2”到“0”的传播延迟0.06 ns 0.028 ns0.07 ns 0.045 ns0.05 ns 0.055 ns还计算和比较了输入在所有三种情况下（从“0”到“1”、“1”到“2”和“2”到“0”），参考电路和建议电路的传播延迟然后将拟定设计与Jaber等人（2019）进行比较。两个电路都在25°C的温度和每秒50亿比特的输入比特率下进行仿真，即，5 GHz。在这两种设计中，逻辑符号“0”、“1”和“2”表示为0 V、0.9 V、1.8 V。两种电路都接受4位二进制串作为输入。拟定设计由0.9 V直流电源（VDD）供电，直流电源等于0.9 V。比较总结见表9。两种参考设计（Saha和Jesus，2018; Jaber等人，2019）采用双传输晶体管逻辑（DPL）来对抗速度下降，减少延迟，并在低电源下以高频工作。然而，在所提出的设计中没有使用DPL，因为由于DPL的双轨系统，互连是单轨系统的两倍，这大大增加了较高比特输入串的电路复杂性（几乎是单轨系统的两倍）（Bernstein等人，1999年）。因此，为了在高频率和低电源下工作，使用32 nm技术。 参考设计（Jaber等人，2019年），4位BTT似乎几乎与拟议的设计相同，除了2个不同的特点，首先提到的技术和逻辑门设计的类型。第二个区别是基于整体电路的设计，参考设计有两个电路，每个电路对MVL输出的每个位计算一个逻辑（“1”或“2”），然后将该位传递到输出，而由于所提出的设计采用了对具有两个优点的缓冲器的动态供电，第一是该设计可以容易地扩展到更高的基数，第二是电压损耗非常低，这在参考设计中没有出现（逻辑“2”低于1.8 V）。最后将该设计与Shahangian等人的设计进行了比较。（2019），两个电路都在25°C的温度和每秒2亿比特的输入比特率下进行仿真，即，0.2 GHz。在这两种设计中，逻辑符号“ 0 ” 、 “ 1 ” 和 “ 2 ” 分 别 表 示为 0 V 、 0 . 4 5 V 、 0 . 4 5 V 和 0 . 4 5 V 。0.9所提出的电路在0.45 V的电源上运行，其中DC源等于0.45 V。2019）使用完全不同的技术，CNTFET。根据表10中的数据，所提出的设计在功率节省方面明显更好，但在延迟方面同样落后于参考设计。功率耗散，由于温度和负载电容的变化已报告图。 7号和8号，并与沙航安进行了比较见图7。所提出的2位BTT转换器与现有技术参考文献（Shahangian等人，2019）2位BTT转换器由于温度变化。见图8。所提出的2位BTT转换器与现有技术参考文献（Shahangian等人，2019）2位BTT转换器由于负载电容变化。等（2019）。可以观察到，所提出的设计在商业温度范围（0°C-70°C）内提供显著的功率节省。图8示出了对于负载电容变化，功率几乎恒定。图9中还报告了由于温度引起的延迟变化。可以观察到，延迟随着温度的升高而显著降低（这是低电源电路中的已知现象），但仍高于参考设计（见图1）。 10）。7.2. 情况2：二进制到四进制转换器如第3节和第5节所述，构建了一个2位BTQ转换器，并在25°C、比特率为每秒2亿比特、电源为0.3 V的条件下进行了仿真。如第6.1节所述，通过并联使用两个2位BTQ转换器制作了一个4位BTQ转换器，电路波形如图6所示。这种设计是表10所提出的二进制到三进制转换器与现有技术参考文献（Shahangian等人， 2019年）。Shahangian等人（2019年）拟议设计功率比较技术CNTFET32 nm CMOS参数功率延迟晶体管功率延迟晶体管节省2位BTT8.28l W10.02 ps231.24l W408.1 ps2885.02%3位BTT37.16l W22.93 ps802.93l W634.4 ps80百分之九十二点一4位BTT64.41l W46.95 ps1515.09l W965.1 ps210百分之九十二点零九6位BTT172.09公升瓦特86.32 ps39225.61l W1382.2 ps78685.11%M. Jhamb和R. 莫汉沙特国王大学学报5585提出的Uma电路可以有效地将任意二进制数转换为所需的进制数。第5节中提供的基本算法非常灵活，可以根据需要进行修改，或者通过后续章节中提供的技术进行完全更改使用这种实现的二进制MVL转换被证明是稳定的商业操作温度范围内。总体而言，我们可以得出结论，MVL串可以通过电源波动产生，并可以智能配置为转换器工作，与现有技术相比，节能高达92%，因此确保使用建议Uma电路的建议转换器是超低功耗应用和二进制到MVL转换的潜在候选者。图9.第九条。由于温度变化，建议的2位BTT转换器的延迟发生变化见图10。建议的4位二进制到四进制转换器的输入和输出波形。分析主要是为了表达Uma电路可以用来制作高效的低功耗二进制到MVL转换器。在这些参数下消耗的功率为1.03l W，1.2 ns。8. 结论MVL是发展中的体系结构所需要的，并将定义数字技术的未来建议转换器使用亲-竞争利益作者声明，他们没有已知的竞争性财务利益或个人关系，可能会影响本文报告的工作。引用Abiri，E.，Darabi，A.，Salem，S.，2018.应用于影像处理之闸极扩散输入多值逻辑闸设计。Comput.《电气工程》69，142-157。https://doi.org/10.1016/j.compeleceng.2018.05.019网站。巴拉，P.C.，Antoniou，A.，1984.低功耗金属氧化物半导体三值逻辑系列。IEEEJ. Solid-State Circuits 19（5），739伯恩斯坦，K.，Carrig，K.M.，达勒姆角，Hansen，P.，Hogenmiller，D.，Nowak，E.，Rohrer，N.，1999.高速CMOS设计风格。马萨诸塞州波士顿Springer pp. 84比86 https://doi.org/10.1007/978-1-4615-5573-5网站。电流，K.W.，1994.电流模式互补金属氧化物半导体多值逻辑电路。IEEE J. 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