2013年8月28日至30日，国际自动控制联合会第10届IFAC研讨会控制教育进展。英国谢菲尔德嵌入式控制器体系结构开发教育Leena Vachhani系统与控制工程跨学科项目印度理工学院，印度孟买-400076，翻译后摘要：控制系统的性能取决于它的设计和实施。嵌入式控制器是在紧凑型嵌入式系统上设计的控制器。嵌入式控制器在工业应用中越来越受欢迎，因为嵌入式系统在功耗，尺寸，成本等方面提供了好处。（现场可编程门阵列）FPGA和专用集成电路（ASIC）技术的嵌入式控制器设计架构的教育有助于进一步定制。本文介绍了简单的嵌入式控制器的体系结构设计，并给出了一个框架，设计控制器的体系结构。提出了一种理解嵌入式控制器 这种设计技术可以作为嵌入式控制系统课程的一部分。关键词：嵌入式控制器，体系结构，FSMD1. 介绍嵌入式系统解决方案为实施提供了定制的解决方案。这种定制可以针对成本、功率、尺寸、速度或这些的组合进行优化。在嵌入式平台上设计的控制器可以达到实时性的要求。单个平台可用于同步工作的多个控制器。同步或并行触发是容易实现的，如果控制器的架构被设计在一个单一的芯片上使用应用专用集成芯片（ASIC）或现场可编程门阵列（FPGA）技术。然而，人们需要学习设计架构以最好地利用这些技术。本文介绍了应用于嵌入式控制器的体系结构设计技术。该架构设计框架可在ASIC和FPGA技术上实现。请注意，存在跨平台的可用性，例如MatLab的系统生成器，但除非控制工程师了解架构特性，否则高级属性很难选择。学习开发基本架构将使控制工程师能够优化实施。嵌入式控制解决方案也可以针对嵌入式Linux平台，但基于任务的处理器的主要问题是任务调度和资源分配。中断延迟和调度抖动可能会在控制器设计中引入稳定性问题。因此，针对FPGA/ASIC技术提出了许多控制解决方案。已经提出了在FPGA上实现PID控制器和其他现代控制器，如模型预测控制器（MPC）、模糊逻辑控制器等[Kozak[2012]]。FPGA技术是专用集成芯片（ASIC）的一个很好的替代方案。它提供了灵活性，更短的设计周期，确定性的时间延迟和并行性，适用于控制行业。基于FPGA的控制器设计可以用本文提出的框架来编写。基于FPGA的控制器已经被提出用于自适应反推滑模控制[Lin等人[2007]]、模糊逻辑控制器[C.F.Calvillo等人[2007]]。[2011]] 和 基 于 模 型 的 预 测 控 制 [T.J.Vyncke et al.[2013]]。[T.J.Vyncke et al. [2013]]中的作者已经探索了FPGA在有效实现控制器方面的能力。通过对不同输入的预测和计算步骤进行并行计算，并对代价函数的计算进行流水线处理，获得了速度上的好处。人们对学习嵌入式控制概念越来越感兴趣。嵌入式控制实验室的发展已被提出[M.Moallem [2004]]。控制实验室的重点是基于微控制器的热系统。在实时嵌入式Linux上提出了一系列嵌入式控制实验室实验 [P.Marti et al.[2010年]]。实验还暴露在多个任务执行中的抖动最小化。在[R.Krauss和J.Croxell[2012]]中提出了使用实时执行控制律的低成本解决方案的控制教育基于该技术的控制教学使用PC进行计算，并使用接口微控制器实时执行本文旨在向控制工程师介绍一种架构设计技术，以便利用FPGA和ASIC的最新技术来实现。控制工程师可以估计由嵌入式控制器引入的延迟，并将其用于稳定性分析。系统设计技术是从计算机体系结构中借来的，但本文提出的简单方法将使控制© IFAC 61 10.3182/20130828-3-UK-2039.00059第十届IFAC ACE2013年8月28日至30日。英国谢菲62reg（e（k））电子负载reg（e（k−1））e1复位e1负载reg（e（k−2））e2loade2复位T1T2T3买进4 ×1 MUX012 34 ×1 MUX012 3乘法器u重置U型负载reg（u）加法器TsTs具有嵌入式系统基础知识的工程师，了解架构开发流程。下一节解释了使用数据有限状态机（FSMD）的架构设计技术及其在子节2.1中的PID控制器和子节2.2中的滑模控制器的实现中的应用第3节介绍了在FPGA上实现控制器的结果。第4节讨论了该技术的应用。图1中示出了用于执行（1）的流程图。流程图的每个过程框中的功能并行执行。加法的执行在单独的过程框中示出，以满足单个加法器和乘法器的约束。系统的第一步S0S12. 一种基于FSMD的建筑物图形化方法S2学习中最重要的因素是理解-用术语。建筑术语借用F.Vahid和T.Givargis [2009]的架构如下：架构由控制逻辑和数据路径组成。控制逻辑负责生成-S4在正确的时间瞬间启动控制信号，数据路径负责数据传输和存储。架构设计的第一步是表示控制器的功能是有限状态机（FSM）。FSM是具有有限数量状态的状态机。FSM认为控制器一次只处于一种状态，所有的状态都用FSM表示。控制器可以随着事件的触发而改变其状态。使用FSMD设计架构的过程通过以下步骤进行说明：• 步骤1：为所有声明的变量创建单独的寄存器每个寄存器的负载输入是控制逻辑的控制输出。不同的投入，通过查找寄存器变量位于赋值左侧（LHS）的赋值语句来识别寄存器。寄存器的多个输入端通过多路复用器连接。多路复用器的选择输入也是控制输出。• 步骤2：在状态机中为每个算术/逻辑操作创建一个功能单元。• 步骤3：连接寄存器和功能单元。赋值和条件语句的右侧（RHS）提供了功能单元的输入信息。• 步骤4：为每个控件创建唯一标识符数据路径的输入和输出• 第五步：用这些独特的标识符设计控制逻辑数据路径的输入是控制逻辑的输出，反之亦然。以下各小节用例子说明这一系统程序。2.1 PID控制器结构传统比例积分微分器（PID）控制器的差分方程描述为u（k）=u（k−1）+[T1e（k）+T2e（k−1）+T3e（k−2）]，（1）Fig. 1. PID控制器过程从流程图中识别声明的变量。这些是赋值语句的LHS上的变量。对于图1所示的流程图，声明的 变 量 是 u （ k ） 、 e （ k ） 、 e （ k−1 ） 和 e（k−2）。PID控制器的体系结构将具有与这些声明变量相关联的寄存器，如图所示二、u（k）图二. PID控制器的在步骤2中，计算出功能单元。PID控制器的功能单元为加法器其中T1=Kp+KiTs+Kd，T2=−Kp+KiTs−和乘数。赋值语句的RHS和2Ts22Kd，T3=Kd，Ts为采样时间，Kp，Ki和Kd 分 别为比例、积分和微分增益。假设存在单个加法器和乘法器的可用性的架构约束。条件语句提供了对功能单元类型的要求步骤3连接功能单元和寄存器。 所需的乘法是T1e（k），T2e（k−1）下一个样品u（k）=u（k）+T3e（k−2）e（k−1）=e（k）u（k）=u（k）+T2e（k−1）u（k）=u（k）+T1e（k）e（k）=r（k）−y（k）e（k−2）=eu（k）= 0e（k−1）=0e（k−2）=03第十届IFAC ACE2013年8月28日至30日。英国谢菲63和T3e（k− 2）。因此，乘法器的一个输入是e（k）、e（k-1）或e（k-2），乘法器的另一个输入是T1、T2或T3。乘法器的每个输入端都使用一个4×1 MUX。两个MUX都有相应的输入。例如，对 于 MU X ， 被 选 择 为 “0“ 的 输 入 线 分别 为 e（k）和T1。乘法器的输出总是加法器的一个输入。加法器的另一个输入总是u（k）。执行加法的赋值的LHS总是u（k），因此加法器的输出存储在寄存器u（k）中。寄存器e（k）、e（k−1）和e（k−2）从单个源接收输入，因此它们的输入直接与各自的源连接。相应寄存器中的新值在特定时刻存储确定控制信号的唯一标识符PID架构中的控制信号为eload、e1load、e1reset、e2load、e2reset、sel in、ureset和uload。在下一步中，设计的有限状态机被计算出来，如图所示3. FSM的每个状态对应于流程图中的过程框在一个状态下被修改的控制信号在圆圈内被指示触发状态改变的条件在两个状态之间的有向边缘上指示如果在时钟事件处满足条件，则状态转换到新状态。控制逻辑的设计借助于该有限状态机。控制逻辑的输入是使能和下一个采样事件。控制逻辑的输出是如图2.1所示的所有控制信号控制逻辑使用寄存器来存储控制器的当前状态由于FSM具有五个状态，因此使用3位寄存器，其输入和输出分别称为Ii和Oi，Ii=0， 1， 2该寄存器在每个时钟时刻加载输入。电子负载样品e1负载e1复位使控制逻辑e2负载e2复位sel inU型负载u重置I2我1O2O1O0clk见图4。PID控制器deactivated（logic“0”）和输出端e l o a d和e 2 l oa t i v a t e d（logi c“1”）。控制逻辑是一种基于真值表的组合逻辑。接下来，作为示例说明滑动模式控制器的设计。2.2 离散时间滑模控制器结构假设一个非线性动态系统由下式描述：xs t e c（t）=f（x，t）+B（x，t）u（t）（2）将A.Sabanovic等人[2004]中描述的控制器切换函数选为线性组合σ（x）s1x1+s2x2+· ··+snxn，其中权值si≥ 0，ni= 1，2，. . .，n.轨迹被迫沿着条件σstec（x）=0倾斜。该逻辑模块总是基于切换函数的符号从一个状态切换到另一个状态。 让系统描述为(2)只有一个输入。一个典型的单输入滑模控制律具有以下形式：u（x（t））= . +的u（x）ifσ（x）>0（三）图三. PID控制器控制逻辑的真值表如表1所示。真值表中的每一行代表FSM中的一条边例如，第一行表示状态S0，其中有向边gei tenable=“0”。该日志的日志记录可输入一个“0”和一个“X”（不包含）。输出保持在状态S0与u复位，e1复位和e2重新设置为一个逻辑' 1 '和重新设置为u utp u t a s d o n c a r e。类似地，seco_nd_r_re_re_e_s_t_at_s_o，其中e_a_b_le=' 1 '触发到状态S 1，其中在先前状态（S_o）中激活的u−（x）如果σ（x）0<用于开发生成滑模控制律u（x（t））的体系结构的设计步骤如下：图5中示出了控制律的功能的流程图。假设具有多个输入的乘法器和加法器可用（具有一个乘法器和加法器块的多个输入的架构已在第2.1节中设计）。该块表示用于计算σ（x）的功能块。设计过程的第1步从流程图中找到声明的变量。在图5所示的流程图中，有两个声明的变量，即σ（x）和u（x）。因此，在架构中考虑每个变量使用两个寄存器，如图所示在图6中。步骤2确定功能单 元 。 滑 模 控 制 器 的 功 能 单 元 需 要 用 于 计 算 σ（x）、u+（x）u−（x）以及σ（x）与0的比较。可以避免用于比较的逻辑单元，因为比较是相对于0的，并且可以通过寄存器σ的最高有效位（MSB）获得（MSB表示符号）。启用=0样品下S0uresete1resete2resetenable=1S1电子负载e2负载S2S4sel in=0selin =2uloadU型负载e1负载S3sel in=1U型负载第十届IFAC ACE2013年8月28日至30日。英国谢菲64输入输出使样品O2O1O0电子负载e1负载e1复位e2负载e2复位买进U型负载u重置I2I1I00X000XX1X1XX10001X00010010X00001XX00100000010010XX01000000110011XX01100000210100X010000000X00100X110010010X00001表1. PID控制逻辑启用=0S0S1图五.滑模控制器X2见图7。滑模控制器X1σ重置σ载荷XnσMSBu+（x）u−（x）见图6。滑模控制器为了在步骤3中连接功能单元和寄存器，识别寄存器的输入。寄存器σ的输入始终是为σ（x）计算的函数。因此，寄存器σ的输入连接是计算σ（x）的功能单元的输出。寄存器u的输入为u+（x）或u−（x）。因此，在寄存器u的输入端使用2×1MUX。在步骤4中，控制变量被命名。图1所示的体系结构的控制变量6被称为图八、滑模控制器的控制逻辑设计切片片式人字拖4输入LUT18×18乘法器1281032394σload、σ reset、u reset、u load和u reset。设计过程的最后一步是在正确的时刻生成这些控制用于滑动模式控制的FSM被设计并且在图7中示出。FSM被实现为如图8所示的控制逻辑。控制逻辑设计的输入输出关系由表2中的真值表给出。真值表中的每个条目反映FSM中的一个边缘。3. FPGA实现PID控制器的结构在Xilinx Spartan FPGA器件上实现。Xilinx ISE12.1和结构化建模方法用于实现PID控制器的架构，使用Verilog。对实例体系结构进行常规优化表3. 32位输入的努力的结果列于表3。实现所需的片数、片寄存器数、4输入LUT（查找表）数和18×18乘法器数以行元素表示在表3中。对于需要32× 32乘法器的32位输入，考虑所消耗的面积。 这将产生64位输出。面积利用率为13%切片，XC2S100E FPGA器件上有5%的切片寄存器和12%的4输入LUT。由于面 积 消 耗 取 决 于 所 选 择 的 函 数 u+ （ x ） 和 u-（x），因此这里没有给出滑模控制器实现的面积消耗结果。enable=1S2是σ（x）>0没有S3S4S5加入u（x）=u−（x）u（x）=u+（x）σ（x）=s1x1+s2x2+···+sn xnu=0乌瑟尔u重置u加reg（u012 ×1MUX启用=0S0σ重置u重置enable=1样品下S5S1σ载荷S4usel= 1U型负载S2σMSB′σMSBS3usel= 0U型负载reg（σ）样品使控制σ重置σ载荷u重置U型负载σMSB逻辑乌瑟尔I2I1I0O2O1O0clk加法器第十届IFAC ACE2013年8月28日至30日。英国谢菲65输入输出使样品σMSBO2O1O0σ重置σ载荷u重置U型负载乌瑟尔I2I1I00XX0001X1XX0001XX0000100X001XXX0010000X010XX101000011100XX001000010011XXX0110000X101XXX1000000X101X1X1010100X001X0X1010000X101表2.滑模控制逻辑真值表实现的最大时钟频率为63岁105兆赫。特别地，由控制器引入的最小延迟是15。847ns，如果时钟频率为63岁105MHz连接到基于FPGA的控制器。该延迟计算还用于选择控制回路的采样频率。用直流电机和编码器的实验装置验证了PID结构。设置如图所示图第九章实验装置包括Digilent在诸如流水线和并行处理的架构开发技术中，量化误差的量是可选择的（量化误差取决于架构中使用的不同寄存器的大小）。说明了使用简单功能（如乘、除、加、减）的具有复数函数计算的控制器功能在数字域中也是可能的。许多现成的解决方案，如IP核已被设计用于计 算 复 杂 的 功 能 。 CORDIC （ Coordinate RotationDigital Computer）算法可用于指数函数、对数函数和正弦函数的计算。本文提出对控制工程师进行架构设计的教育，以便使用FPGA和ASIC的最新技术实现控制器。见图9。FPGA与直流电机和编码器Basys2 FPGA开发板、300rpm直流电机和带30齿编码盘的编码器组件。参考图9，背板上的电路是电机驱动器。黄线接地，红线5V DC，白线是FPGA产生的PWM（脉宽调制）信号，棕色线是FPGA的编码器脉冲。FPGA接收编码器脉冲作为反馈，并产生PWM信号来控制直流电机的速度。FPGA被编程为基于八个开-关开关条件来选择设定点。考虑到直流电机的最高转速为300rpm，编码器脉冲频率为30脉冲/转，编码器脉冲的最大频率为150Hz。FPGA开发板上的时钟为50MHz。编码器脉冲的采样时钟是通过将FPGA时钟除以105来获得的，从而每转收集足够数量的样本。4. 结论提出了一种系统的嵌入式控制器设计方法嵌入式控制器实现的学习结构设计的主要优点如下：结构要求为控制工程师所知，处理延迟总是恒定的，并行环路几乎完美的同步是可能的，处理延迟的计算很容易，可以纳入稳定性分析，处理延迟可以通过引入先进的引用A.Sabanovic等人，编辑。变结构系统IET控制工程系列66，2004。C.F.Calvillo等人，采用间接矩阵变换器的双馈发电机转子电流模糊控制。第37届IEEE工业电子学年会论文集（ IEEE Industrial ElectronicsSociety ， IEEEC ON），第4296- 4301页，2011年。F.Vahid和T.Givargis，编辑。嵌入式系统设计：统一的硬件/软件介绍。Wiley India（P.）有限公司、2009年S.科扎克现代技术应用中的先进控制工程方法。在第13届国际喀尔巴阡山控制会议（ICCC）的会议记录中，第392- 397页，2012年。F.J. Lin，C.K.作者声明：Zhang，and P.K.Huang.基于FPGA 的 直 线 感 应 电 机 自 适 应 反 推 滑 模 控 制 。IEEE电力电子学报，22：1222 -1231，2007。M.Moallem. 嵌 入 式 计 算 机 控 制 实 验 平 台 。IEEEETRANSAC TIONSONEDUCATION，47（3）：340- 347，2004.P.Marti等.嵌入式控制系统实验室实验的设计。 IEEETransaction on IndustrialElectronics，57（10）：3297- 3307，2010.题名其余部分：R.用于控制教学的低成本微控制器在环平台。在ProceedingsoftheAmericanControlConference ， 第4478- 4483页，2012年题名其余部分：A. 飞跨电容变换器的有限集模型预测控制：成本函数设计和高效FPGA实现。IEEETransaction on IndustrialInfor-matics，9（2）：1113- 1121，2013.
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