容错全加器设计及其在关键应用中的优势

工程科学与技术，国际期刊19（2016）1465完整文章关键应用Pankaj KumarRuman，Rajender Kumar Sharma印度库鲁克舍特拉国立技术学院阿提奇莱因福奥文章历史记录：2016年1月6日收到2016年4月11日修订2016年5月1日接受2016年5月9日在线发布关键词：加法器单故障双故障自检加法器容错可靠性A B S T R A C T在复杂的计算系统中，处理单元处理的是较小尺寸的设备，这些设备对瞬时故障非常敏感。电磁噪声、宇宙射线、串扰和电源噪声会引起电路中的瞬态故障在离线测试中很难发现这些故障因此，提出了一种面积有效的容错全加器，用于测试和修复发生在单网络和多网络中的瞬时和此外，所提出的架构还可以检测和修复永久性故障。相对于传统的硬件架构，这种设计引起的硬件开销要低得多。除此之外，所提出的设计还提供了更高的错误检测和校正效率相比，现有的设计。©2016 Karabuk University. Elsevier B.V.的出版服务。这是CCBY-NC-ND许可证（http://creativecommons.org/licenses/by-nc-nd/4.0/）。1. 介绍如今，容错系统在关键应用中非常重要，在这些应用中，人类不可能立即采取行动。空间应用、国防监视、医疗监督系统和其他安全相关服务是此类关键应用的示例在这种应用中出现故障可能会破坏整个系统的功能。集成电路的复杂性随着技术的进步而增加技术的进步导致集成电路尺寸的减小这使得设计更紧凑，对瞬态故障更敏感。电磁噪声、宇宙射线、串扰和电源噪声是造成集成电路瞬态故障的主要原因除此之外，技术缩放还进一步增加了出现永久故障的可能性紧凑的设计有利于降低噪声，但它会增加高级处理器中硬件故障的机会[1]。在离线测试过程中很难检测到这些故障。因此，这些问题对在线故障检测和校正技术领域的研究人员来说是一个数字信号处理是电子设备中的一个重要单元。加法是在许多超大规模集成电路（VLSI）系统中执行的最基本的算术运算，*通讯作者。电子邮件地址：pankajkumar_6120011@nitkkr.ac.in（P. Kumar），rksharma@-nitkkr.ac.in（R.K.Sharma）。由Karabuk大学负责进行同行审查数字信号处理器（DSP）和微处理器[2全加器用于复杂算术电路中的各种运算，如乘法，除法和地址计算[6这些全加器是任何系统的核心。大部系统全加器在关键路径中遇到，并且可以显著地影响任何系统的性能。全加器的设计准则通常是多重的。晶体管数量是主要考虑因素，它决定了乘法器和算术逻辑单元（ALU）等算术电路的系统复杂度。[12、13]。因此，设计一个具有较小面积开销的容错全加器是一个非常重要的问题。许多研究人员一直致力于不同类型的容错全加器[14采用算术剩余码设计了第一个自校验全加器。该加法器可以一次检测单个故障[18，19]。然而，算术剩余码的局限性在于其复杂的检查器电路以及与其自检存储器系统的不兼容性[20]。在此之后，许多自检测方法使用指令的重新执行来修复故障，但这会增加设计在很大程度上。然而，如果故障是永久性的，则在这种方法中故障恢复是不可能的[15]。为了检测全加器电路的故障，研究者们引入了基于时间的冗余和硬件冗余技术。这些方法每次只能检测单个故障，不能检测出故障的准确位置。因此，由于进位的传播，它使另一个模块发生故障。为了解决这些问题，提出了一种新的容错全加器.该设计可以同时检测单故障和双故障，除永久性故障外，http://dx.doi.org/10.1016/j.jestch.2016.05.0012215-0986/©2016 Karabuk University.出版社：Elsevier B.V.这是一篇基于CC BY-NC-ND许可证的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。可在ScienceDirect上获得目录列表工程科学与技术国际期刊杂志主页：www.elsevier.com/locate/jestch1466P. Kumar，R.K.Sharma/Engineering Science and Technology，an International Journal 19（2016）1465比较器故障的准确位置的指示。此外，该设计可以用较小的修复单元面积开销修复所有检测到的故障。进位选择加法器（CSA）被认为是建议的设计，因为它的结果最快的加法，也有较小的面积开销。本文的其余部分组织如下。在第二节中，讨论了现有的一些用于故障检测和修复的方法在第三节中，提出了容错全加器。第四节给出了整个参考自检测、自修复和容错全加器的仿真结果。在第5节中，将所提出的容错设计与现有的设计进行了比较。第六节实现了容错乘法器。第六节得出结论。2. 先前的自检查和自修复设计方法在文献中，许多自我检查和自我修复的方法是可用的。各种方法各有优缺点。下面介绍一些流行的方法2.1. 时间冗余在自检系统中需要冗余。提出了时间冗余的方法来保护设计免受瞬态故障的影响。在该方法中，执行类似的操作通过除了原始硬件之外的复制硬件，在不同的时间间隔[21]。延迟时钟用于提供复制硬件的时间间隔差异，如图1所示。最后，通过比较在不同时间间隔获得的两个输出来检测故障。如果发现两个硬件的输出相同，则表示无故障条件。然而，如果两个硬件的输出是不同的，它代表了故障条件。在文献[22]中，作者还提出了一种基于时间冗余概念的故障检测加法器该设计通过在不同的时间间隔执行类似的操作来减少设计的面积开销和成本结果进行了比较，以表明故障的存在然而，这种设计的主要局限性是，它在比较输出之前进行后续计算以减少传播延迟。因此，如果第一个计算结果是错误的，并且它被用于其他计算，也会使后续模块出错。此外，该设计不能检测固定故障。2.2. 硬件冗余硬件冗余需要多个硬件来产生不同的输出。原始和冗余硬件的输出进行比较，以指示故障和无故障条件。三模冗余和双模冗余是最常用的冗余方案[23，24]。2.2.1. 三模冗余这是检测单一故障的常规方法这种方法需要三个相同的模块并行检测故障，如图2所示。如果模块的输出不同，则检测到故障[25]。因此，该算法的可靠性是基于多数函数，它不会指示故障的确切位置。因此，如果两个单全加器单元出现故障并产生故障输出，则这种方法会产生问题。这是由于缺乏自我修复电路。这个问题可以通过增加硬件来解决，但最终的设计需要超过500%的硬件。然而，自我修复过程的缺失会增加多个故障的概率。除此之外，这种方法的主要缺点是，它需要超过300%的面积开销，由于主要模块的三倍。其次，在这种方法中，一次检测双重故障是不可能的[26]。另一个问题是，如果两个模块生成错误输出，则第三个模块的正确输出被视为错误[27]。在这种方法2.2.2. 双模冗余（DMR）在这种方法中，原始模块被复制以并行地执行类似的操作，如图1所示。3.第三章。该方法通过比较并行操作的输出，一次可以检测出单个故障。因此，这种方法成功地以最小的成本提高了设计的可靠性[28]。但是，在这种方法中不可能进行故障校正，因为表决电路不能检测故障模块的位置[25]。这种方法的主要缺点是它需要超过200%的面积开销，并且不能一次检测到双故障[22]。第二个问题是故障恢复是不可能的，因为它不能检测到故障模块。除此之外，固定故障在这种方法中是不可检测的，并且当两个模块都经历故障时会产生问题。2.3. 操作数宽度感知硬件重用这种方法是基于窄宽度值（NWV），并用于设计容错算术和逻辑单元（ALU）。在这种方法中，进入ALU的大部分数据由NWV组成。因此，算术运算和逻辑运算分为两部分。对第一部分执行正常操作，而第二部分用于冗余操作。考虑sider的情况下，64位全加器，其中32位用于加法和剩余的32位是未使用的，由于NWV。因此，这32位用于类似双工的并行操作。这样，就得到了一个硬件成本最低的输出故障误差Fig. 1. 时间冗余故障检测技术。图二. 三模冗余故障检测技术。组合逻辑原始模块clk重复模块Clk + α模块2模块-3模块1P. Kumar，R.K.Sharma/Engineering Science and Technology，an International Journal 19（2016）146514672.5.自修复加法器比较器误差图三. 双模冗余故障检测技术。与这种方法相关联的主要限制是它增加了设计的计算复杂性和相关联的功率开销。其次，这种方法存在共模故障和故障传播的问题，由于进位传播。除此之外，如果两个操作数都是NWV，则只能修复单个故障。系统的可靠性也依赖于NVW。2.4. 自检CSA自校验进位选择加法器由Vasudevan等人提出。[29]。该设计可以在线检测设计中的任意单点故障和单点故障它需要两个加法器、2对2轨检测器、自检多路复用器和异或门来在线检测故障。完整的自检设计如图4所示。检验器有两个输出Z1和Z2。两个输出的组合指示故障的存在。00和11表示全加器单元中的故障。然而，01和10表示全加器单元无故障。这种设计的局限性在于它只能检测单网故障，不能识别故障加法器单元的位置。因此，在这种方法中，故障恢复是不可能的，并且需要更换整个单元来解决问题。 此外，它不能同时检测出双故障，并且存在通过进位进行故障传播的问题。这种设计也需要非常高的硬件成本。自修复加法器是由穆罕默德阿里阿克巴等人提出的[16]第10段。该设计不仅可以在线检测故障，还可以在线识别单网故障和多网故障的位置。它消除了文[29]中提出的自校验加法器的某些局限性。它只需要一个全加器单元、一个等效测试器和两个异或非门就可以实现故障自检，而在故障自修复时则需要两个全加器单元异或非门（X1）用于比较和和进位输出。它的工作原理是，当所有应用的输入相等时，和和进位输出将相等，并且当应用的三个输入中的任何一个与其余输入不同异或非门（X2）用于检测全加器单元中的故障故障以Ef的形式表示，如图5所示。在自检过程中检测到的故障，可以通过用另一个冗余全加器替换故障全加器单元来消除，如图所示。 六、该设计需要冗余加法器来修复单个故障。但当同时发生双故障时，它就失效了。在这种情况下，该设计的故障指示输出（Ef）表明，没有错。因此，故障不能由自修复加法器修复。这表明这种设计不太可靠。这是该设计的主要局限性。3. 拟议设计3.1. 主要思想所提出的容错设计的关键思想如下。1. 对和位和进位位分别进行检测，提高了故障诊断的效率。2. 建议的设计不需要使用两个钢轨检查器，[29]用于检测错误和冗余全加器，”[16]《易经》云：“君子之道，焉可诬也？”[17]这降低了所提出的设计的总体硬件成本。3. 提出的容错CSA体系结构可以同时检测和修复瞬时和永久故障。B1 A1 B0A0全加器全加器Cin = 0B1A1B0A0全加器全加器Cin = 1C在0 10 10 1CoutS1S0双对双轨检验器Z1Z2见图4。 2-位自检进位选择加法器。模块2模块11468P. Kumar，R.K.Sharma/Engineering Science and Technology，an International Journal 19（2016）1465全加器[(a'b'c'）+总产出X1X2A B C A BCin误差（Ef）FsFc图五. 自校验全加器。见图7。 提出了自校验全加器的设计。F1¼。A0B0CABC04Fc¼.G1F1赛车ð5Þ见图6。 自修复加法器。3.2. 一种具有故障定位功能的全加器的和与进位输出的输出表达式（1）和（2）。总计¼ABC in1000计数1/4AB1/2BCinA 1/2 BC inA1/2BC提出的自校验全加器能检测出故障，并能指示出故障的准确位置。在该设计中，进位选择加法器（CSA），而纹波进位加法器（RCA）的结构和工作简单。RCA的缺点是它需要更多的计算时间。然而，CSA是最快的加法器，也需要最小的硬件成本相比，其他加法器，除了进位跳跃加法器。在所提出的设计中，CSA全加器的和进位输出分别在线检查，以检测在两个输出的故障。所提出的自校验全加器的详细框图如图所示。7.第一次会议。异或非门和等效功能单元用于检测，荷兰国际集团在进行输出故障。异或非门是使用双通道晶体管逻辑（DPL）为基础的逻辑设计。使用（XNOR-5）比较功能单元（A0 B0 C + ABC0）和（XNOR-1）的输出，以检测故障。（XNOR-1）、功能单元和（XNOR-5）的输出表达式以（G1）、（F1）和Fc的形式表示，并示于Eqs. （3）G1 ¼。C位出道C in2003年如果输出（Fc）指示0，则表示无故障条件。另一方面，如果（Fc）的输出指示1，则表明全加器的进位输出有故障。类似地，为了检测和输出中的故障，使用三个XNOR门。使用XNOR-4比较XNOR-2和XNOR-3的输出以检测故障。（XNOR-2）、（XNOR-3）和（XNOR-4）的输出表达式以G2、G3和Fs的形式表示，并在等式（1）中给出。（6）G2 ¼英寸AB 60英寸G3 ¼。总和C in2007年F¼.G2G 33000如果输出（FS）为0，则表示无故障条件。另一方面，如果输出（Fs）为1，则表示和输出中的故障。通过这种方式，所提出的设计可以同时检测到发生的单故障和双故障。最后，在和和进位输出端检测到的故障分别以Fs和Fc的形式表示。如果这些信号中的任何一个或两个指示高，则表示相应输出中存在故障。在无故障的情况下，两个信号均指示低电平。3.3. 提出的自修复加法器提出的自修复加法器用于修复进位选择加法器在自检过程中检测到的这种设计保证了所有故障（瞬时和永久）的修复，使加法器完全无故障。所提出的自修复设计不需要任何备用加法器单元来替换先前自修复全加器中使用的故障加法器[16]。在这种方法中，故障是通过使用一个反相器的地方，备用全加器单元修复因此，与现有的自修复方法[16]相比，所提出的自修复方法需要的面积可以忽略不计。加法器-0eCout-finalC输出加法器-0eSum0e加法器-0C输出加法器-0总和0和位0故障全加器Cout总和G2G3G1F1功能单元51342MUX-1MUX-2P. Kumar，R.K.Sharma/Engineering Science and Technology，an International Journal 19（2016）146514691/4× %1. 和和进位输出将是1或0，这取决于应用于全加器单元的输入组合。2. 如果信号Fs指示和输出中的故障，则在Fs的控制下由多路复用器选择反相和输出。表1比较区域开销。单个晶体管数量晶体管总数架空面积（lm2）3. 如果信号Fc指示进位输出中的故障，则在Fc的控制下由多路复用器选择反相进位输出所提出的设计的操作是基于控制建议的容错设计1-加法器5-XNOR 301-有趣。第十二单元82 192.85%2-Mux 082-逆变器04信号（Fs和Fc）由自检全加器提供。如果控制信号Fs为0，则表明在和输出中没有故障，并且来自全加器单元的和输出将由多路复用器选择以生成最终和。多路复用器是使用传输门设计的。另一方面，如果控制信号为Fs 1，则表明和输出中存在故障。全加器单元的和输出故障用反相器修复。反相和输出由多路复用器进一步选择以产生如图1所示的最终和。8.第八条。类似地，如果控制信号Fc为0，则表明进位输出中没有故障，并且来自全加器单元的进位输出将被多路复用器选择以产生最终进位。另一方面，如果控制信号为Fc 1，则表明进位输出有故障。故障进位输出通过使用反相器来修复。反相进位输出进一步由多路复用器选择以产生如图8所示的最终进位。这样，故障加法器单元被修复并转换为无故障加法器。因此，该方法可以以最少的硬件代价修复和进位输出端的单故障和双故障。3.4. 仿真结果及比较提出的容错全加器和一些流行的自检测和自修复全加器结构已实现使用UMC 55-nm标准单元库在Cadence Virtuoso工具。与现有的自修复设计[16]相比，所提出的设计的硬件开销更好，如表1所示。硬件开销是根据transis- tor计数计算的。提出的容错全加器只需要一个自检全加器单元和一个反相器来代替以前设计中使用的冗余全加器。所提出的加法器和自修复加法器的硬件成本可以使用等式来计算和比较。（9）[30]。自修复加法器2-加法器564-XNOR 24 112 300%2-等式242-Mux 08见图9。比较晶体管数量和面积开销的建议和自修复加法器[16]。3.5. 故障覆盖和修复在所提出的容错设计中，和和进位输出中的故障分别以Fs和Fc的形式表示。Fs的逻辑高将指示和输出中的故障，而Fc的逻辑高将指示进位输出中的故障。所提出的设计保证了检测和修复故障（瞬态头部面积有FT的地区-无FT的地区100 9无FT的区域和永久）在线，即使双重故障同时发生。故障和无故障条件如下所述。图9所示的曲线图显示了所提出的设计和自修复加法器的晶体管计数的基础上的比较和区域开销。图8.第八条。提出了自修复全加器的设计。3.6. 的故障条件的影响断层以Fs和Fc的形式示出如果进位输入或其它输入信号有任何故障加到全加器单元，它将改变和和进位输出的值。经过比较，我们找到了Fs和Fc两个信号。如果其中任何一个将是逻辑高，这种情况被称为故障输出。表2中给出了提议的和现有的设计的所有故障条件，这些故障条件是导致故障产生的原因，并给出了故障修复的状态。3.7. 无故障条件如果容错全加器在输入和输出端没有检测到任何永久和瞬时故障，则和进位输出将不会修改，并且输出将无故障。在这种情况下，Fs和Fc都将处于逻辑低，并且全加器单元的实际和进位输出将由加法器单元选择。FC进位-最终携带建议自检全加器总建议自检全加器和位0FSMUX-1MUX-21470P. Kumar，R.K.Sharma/Engineering Science and Technology，an International Journal 19（2016）1465FC¼0FC¼0Fc1/4Fc1/4¼. n×3表2故障覆盖率和修复率的比较。设计故障覆盖条件故障修复提议的单网多网单故障双故障固定型故障FS¼0无故障Fs<$1Fs<$0Fs<$1Fs<$0 Fs <$1 Fs <$0Fs<$1 Fs在所有故障情况下，都可以自行修复美国[16]方程1/40总计1/4coutEqt1无故障无故障当同时发生双重故障时，无法进行自修复多网总计¼cout0单一故障EQT0总和法蒂玛法蒂玛SumDMR单网Ecom¼0g无故障Ecom¼1g果糖TMR单网Ecom¼0g无故障Ecom¼1g果糖无法自行修复自修复是可能的与500%的硬件成本表3故障恢复和可靠性的比较。法泽利等al. [三十一]TMR自我修复[16]提出故障恢复故障恢复是容错是可能的，只要故障恢复是可能的，如果双故障恢复是可能的，可能的如果1. 两个操作数一次故障不会同时双故障同时应该是NWV2.只有一个模块有故障输出可靠性百分之五十六百分百百分百百分百单一故障4-位加法器输出百分之二十七百分之二十七85.82%百分百二次故障可靠度多路复用器产生最终的和和进位。该条件称为无故障输出，表2中给出了建议和现有设计的所有无故障条件。3.8. 可靠性比较在Fazeli等人[31]提出的容错方法的情况下，采用TMR方法并且当所有输入位都是NVW时，故障恢复是可能的。基于ARM处理器的计算结果表明，当全加器模块发生单一故障时，该方法的可靠性为56%。然而，可靠性随着每次故障数量的增加而降低，如表3所示。当一次只有一个模块发生故障时，当两个模块同时出现故障时，问题就会出现这降低了可靠性，并且TMR不能提供如表3所示的可靠输出。这是由于缺乏自我修复模块。然而，如果添加模块用于自修复，则需要超过500%的硬件成本。故障恢复的概率可以通过使用下面给出的表达式来其中N表示全加器的总数，r引入随机故障。n是所有模块中存在的全加器的总数。概率联系我们R. NRð10Þ见图10。建议设计和现有设计的故障恢复和可靠性比较。P. Kumar，R.K.Sharma/Engineering Science and Technology，an International Journal 19（2016）14651471C. 中国a3b0a3 b1 a2 b1a2b0a1b1a1b0a0b1a0 b0a3 b2a2b2+a1 b2++a0 b2a3 b3a2b3+a1 b3++a0 b3++++++P7P 6P5P4P3P2P1P0见图11。一位自修复全加器的容错乘法器设计。在一次发生单个故障时，自修复全加器的输出可靠性为100%。该设计的输出可靠性可以用下面给出的表达式计算0的情况。N-201概率表44位和8位容错乘法器设计的功耗、延迟和PDP性能。设计功耗（1W）延迟（pS）PDP（aJ）自修复滤波器¼B@1-R-2R×n CA114位建议容错乘法器设计8-位提出的容错乘法器设计56467.554712 1326 944，112其中n表示单个模块中全加器的数量N表示所有模块中的全加器的总数，并且r示出故障的总数。如果双故障发生在一次，可靠性下降到85.82%，如表3所示。这是由于自修复加法器[16]不能检测和修复同时发生的双重故障。提出的容错全加器能够修复单故障和双故障发生的时间。因此，所提出的设计具有100%的可靠性，如果发生的单一和双重故障。如图图10示出了所提出的设计和现有设计的故障恢复和可靠性的比较。结果表明，所提出的设计比文献中给出的现有设计具有更高的4. 与现有容错全加器设计的1. 所提出的设计能够检测和修复发生在单网和多网的瞬态故障和固定故障。然而，[29]中提出的设计、TMR和DMR方法2. 基于DMR的加法器的故障检测能力是100%的单一故障的时间。然而，基于TMR的加法器的纠错能力小于100%，因为错误发生在表决器电路中，而不是被纠正。但它仅限于单一错误。该电路比基于DMR和TMR的加法器更可靠地抵抗单故障和双故障检测和校正。3. 提出的容错全加器可以同时检测单故障和双故障因此，所提出的设计是免费的故障传播通过进位的问题。然而，TMR、DMR、自校验[29]和自修复全加器[16]存在通过进位进行故障传播的问题4. 提出的容错全加器不需要冗余全加器来修复故障。然而，自修复设计[16]需要冗余加法器来修复故障。因此，所提出的设计获得的面积较小。图12. 4位和8位容错乘法器的功耗、延迟和PDP。5. 所提出的设计需要一个逆变器来修复发生在和和进位输出的故障。然而，[16]中的设计要求冗余加法器修复和和进位输出中发生的故障。因此，与现有设计相比，所提出的设计具有最小的共模故障机会。5. 容错乘法器设计容错乘法器如图所示。 11，被实现为所提出的容错全加器的应用。充分1472P. Kumar，R.K.Sharma/Engineering Science and Technology，an International Journal 19（2016）1465图11所示的加法器是图8所示的建议的自修复全加器。仿真结果表明，即使全加器单元中出现任何类型的故障（单故障或双故障），容错乘法器也能产生正确的输出。建议的4位和8位容错乘法器的性能计算在100MHz和1.0 V使用UMC 55 nm技术。Cadence spectre仿真工具用于估计功耗和传播延迟。表4显示了所提出的乘法器设计的功耗、传播延迟和PDP行为。容错乘法器的图形表示如图所示。 12个。6. 结论本文提出了一种新的自校验和自修复进位保存加法器技术。所提出的设计可以同时在线检测和修复单故障和双故障。因此，该设计不存在通过进位的故障传播问题。提出的容错全加器进行了比较，在单和多网络的错误检测和纠正的可能性与DMR为基础的，TMR为基础的，自测试和自修复全加器的设计。所提出的设计的计算结果被发现更好，确保其优越的性能能力。所提出的设计是可扩展到一个理想的水平。利用该设计还实现了一个8位容错乘法器.它级联时工作效率高，可以成功地处理单网和多网故障。引用[1] A.佩莱格里尼河Smolinski，X. Chen，X. Fu，S.K.S. Hari，J. Jiang，S.V. Adve，T.Austin，V. Bertweigh，CrashTest[2] K. Navi，V. Fordham，M. RahimiAzghad，M. Maeen，Ebrahimpour，M.卡维岛基于静态CMOS反相器的新型低功耗全加器单元及逻辑门设计新技术，微电子。J.40（10）（2009）1441-1448中所述。[3] I. Brzozowski，A.高仕，低功耗数据加法器的设计，微电子。J. 45（9）（2014）1177-1186中所述。[4] M.H. Moaiyeri，M. Nasiri，N. Khastoo，一种基于碳纳米管场效应管的高效三值串行加法器，Eng. Sci. Technol. Int. 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