基于压缩器的BCD到二进制转换器的十进制乘法及性能验证

× ××~工程科学与技术，国际期刊21（2018）1完整文章使用基于压缩器的BCD到二进制转换器的十进制乘法Saudihar Mukkamalaa，Pradeep Rathoreb，Rangababu Peesapatib，*a印度喀拉拉邦科泽科德卡利卡特国家技术学院电子通信工程系，邮编b印度梅加拉亚邦西隆793003国家技术学院电子通信工程系阿提奇莱因福奥文章历史记录：2017年8月25日收到2018年1月9日修订2018年1月9日接受2018年2月1日在线发布保留字：BCD到二进制（BCD-Bin）转换器压缩器现场可编程门阵列（FPGA）专用集成电路（ASIC）A B S T R A C T本工作的目标是实现一个可扩展的十进制到二进制转换器从8位到64位（即2位到16位）使用并行架构。建议的转换器， 以及二进制 编码的十进制 （BCD）加法 器和二进制到 BCD转换器， 用于并行实 现的乌尔德瓦Triyakbhyam（UT）为基础的32位BCD乘法器。为了提高性能，在转换器和乘法器中使用了压缩器电路。所设 计 的 硬 件 电 路 通 过 行 为 仿 真 和 布 局 后 仿 真 进 行 了 验 证 。 实 施 进 行 了 使 用 Virtex-6现 场 可 编 程 门 阵 列（FPGA）和专用集成电路（ASIC）与90纳米技术库平台。在FPGA上的结果在ASIC实现的情况下，基于压缩器的转换器延迟等同于具有略微增加的门计数的常规转换器然而，在基于压缩器的乘法器的情况下，延迟的减少是明显的©2018 Karabuk University. Elsevier B.V.的出版服务。这是CCBY-NC-ND许可证（http://creativecommons.org/licenses/by-nc-nd/4.0/）。1. 介绍在金融、商业和基于互联网的计算中，对十进制算术的需求正在迅速增加[1]。二进制近似产生不太准确的结果，而十进制分数给出更准确的结果。用于将二进制数转换为十进制格式的传统方法是移位加3算法[2]，但由于乘法运算，十进制到二进制的转换是计算密集型的这些算法在硬件中的实现产生比在软件中产生的更好的执行时间结果通常，硬件实现加速执行过程，并与软件相比减少执行时间3最近的微处理器如IBM PowerPC[3]已经开始包括用于十进制浮点运算的单独硬件，以实现更低的执行时间，然而十进制算术的硬件实现还不成熟，尚未在商业处理器中实现。当在硬件中实现时，由于复杂的操作而消耗更大的面积，这导致运行较慢和高功耗[4]。 需要开发有效的硬件结构，用于BCD到二进制转换器、BCD加法器和BCD乘法器。领域*通讯作者。电子邮件地址： sasidhar2904@gmail.com （S.Mukkamala）， nitm.ac.in（P.Rathore），p. nitm.ac.in（R.Peesapati）。由Karabuk大学负责进行同行审查可编程门阵列（FPGA）是一种现代计算平台，通过使用流水线或并行处理技术开发架构来实现算法的硬件实现近年来，在提高BCD码到二进制转换器和乘法器的速度、面积和功耗的基础上，Rekha等人[5]用一位BCD乘法器研制了定点乘法器。结果表明，该设计具有34.97ns的潜伏期和面积30575米。Shuli et[6]改进BCD乘法器（四）四、八8和1616)使用压缩机结构。这项工作的新颖之处涉及产生的部分产品，使用4位二进制乘法器和并行二进制运算的基础上2位数列。所得乘积是通过组合基于列的2位部分乘积而获得的。此外，一个十进制压缩器结构的开发和使用的部分产品减少，这是实现Xilinx Virtex-5和Virtex- 6 FPGA。结果表明，关键路径延迟减少。Fazlali等人[7]开发了一种基于二进制乘法器和二进制到BCD转换器的BCD数字乘法方案。本工作使用UMC 65 nm CMOS标准库进行硬件实现，结果显示硬件加速19%Al-Khaleel等人[8]提出了一种在Xilinx Virtex-5 XC 5VLX 30 -3 FPGA中实现1位和2位乘法器的方法。一位乘法器的测试结果表明，最小延迟和面积为4.4ns，查找表（LUTS）为25个，小于理论预期。同一组[9]开发了BCD到二进制转换电路，其中BCD输入的位被分组。每组的二进制结果是https://doi.org/10.1016/j.jestch.2018.01.0032215-0986/©2018 Karabuk University.出版社：Elsevier B.V.这是一篇基于CC BY-NC-ND许可证的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。可在ScienceDirect上获得目录列表工程科学与技术国际期刊杂志主页：www.elsevier.com/locate/jestch2S. Mukkamala等人/工程科学与技术，国际期刊21（2018）1~~~×~----分别计算。将各组相加得到最终结果。Arvind等人。[10]提出了一种二进制到BCD的转换和Virtex-4XC 4VFX-12上的乘法。二位BCD乘法器的综合结果为24.42ns，139片。Lakshmi等人[11]开发了一种基于vinculum方法的BCD乘法器。使用TSMC 180 nm库获得综合结果，发现2位乘法器的关键路径延迟为8.273 ns，LUT和切片所消耗的面积分别为430和242。Jaberipuri等人[12]开发了并行十进制乘法器。硬件由三个电路组成，用于处理部分积生成（PPG），部分积约简（PPR）和最后的进位传播加法。使用130 nm CMOS技术获得结果。16× 16的延迟和面积乘数为3.71ns和445 725lm.卡斯蒂略等人[13]基于BCD到二进制转换器、二进制乘法器和二进制- BCD转换器开发了一种新的面积有效的2级BCD乘法器。这些电路在Xilinx器件上实现。类似地，Yogitha等人。[14]开发了一种基于UrdhvaTriyakbhyam（UT）算法的二进制乘法器，带有压缩器。[15]第10段。该设计在Spartan-3E FPGA上实现。获得的关键路径延迟为32ns。根据文献[16]的工作，在预处理阶段产生一组被乘数的倍数，并根据乘数位的值对倍数进行适当的组合得到部分乘积。顺序十进制乘法器也有报道，但乘法器使用并行操作，并以面积为代价显示更少的延迟[17，18]。所提出的工作实现了从2位到16位的不同大小的BCD到二进制转换器，这些转换器随后用于基于Urdhva Triyakbhyam（UT）算法的32位十进制乘法器的案例研究BCD转换器和乘法器的比较研究步骤3：对于单位位置（LSB位），二进制和BCD是相同的。箱单元 1/4BCD单元第四步：当谈到十位时，将十位的数字10¼ 8þ 2步骤-5：这可以通过适当的右移操作来实现，如下所示BINTen¼ BCDTen1位BCD10位3第6步：现在添加各个数字的二进制格式以获得最终结果BIN¼ BINUnit BINTen2.2. 16位BCD到二进制转换的过程上面给出的8位BCD到二进制算法是所有高阶BCD到二进制转换的基础。步骤1：考虑一个4位十进制数（相当于16位），即，从0到9999第2步：将数字分成两半，每一半代表2位十进制数，即，从0到99BIN上部1/4BCD上部0X 0FF 008 mmBINLower¼BCDLower0X 0FF步骤3：使用8位BCD到四位二进制转换器和无压缩机的情况下也进行了试验研究。本文件的结构如下。第一节介绍了十进制乘法器的概念和文献第2节解释了BCD到二进制转换算法，其次是它的结构斌斌8位BCD二进制上←8位BCD二进制下←BCD上限：BCD下限：第三条。第4节解释乘法器架构。第5节描述了结果，第6节给出了结论。2. 二进制转换算法二进制数与BCD码的转换，反之亦然，在与二进制操作的微处理器接口以传递BCD码值时起这项工作的目的是开发一种硬件，通过最大限度地减少转换算法所产生的延迟，转换所需的时间变得可以忽略不计相比，十进制运算所消耗的时间8位和16位BCD到二进制转换的算法在下面详细说明，其软件版本可以从[19]中访问。本文提出了一种自底向上设计转换器的方法，该转换器采用16位BCD码到二进制码的转换算法，将16位BCD码输入转换为16位二进制输出，并进一步缩小为两个8位BCD码到二进制码的转换器。该算法可以扩展到任意位数。每个十进制数字用BCD中的四位表示。2.1. 8位BCD到二进制转换的过程步骤-1：考虑一个数字BCD 2位十进制数（相当于二进制8位），即，从0到99步骤2：通过以下操作分离各个数字。BCDUnit1/2BCD0X 0FBCD10¼位BCD0X 0F0位第3步：对于低位字节，BIN低位与BCD低位相同。步骤4：将BCD上限与8位二进制0连接。BINUpper¼ConcatBCDUpper;0：第5步：对于高位字节，它表示为BCD中的100倍。BIN上限 ¼BCD上限第八章：第六步：将数字100除以2的幂100 = 64 +32 + 4第7步：右移BINUpper，如下所示，并将它们加在一起。BINUpper×100¼瓦BCDUpper 6瓦BCDUpper3双排BCD上2排：Step-8：现在添加各个数字的二进制格式以获得最终结果。BIN¼BIN上限 ×100BIN下限;3. 建议的BCD到二进制转换器一个完全并行化的十进制到二进制的转换可以实现所提出的架构，以实现最小的时间延迟和资源利用率的目标。在前面的章节中讨论了使用算法的BCD到二进制转换器架构采用移位和多操作数加法的方法，设计了8位BCD码电路。1.一、所提出的工作设计的转换器使用自底向上的方法。使用建议的S. Mukkamala等人/工程科学与技术，国际期刊21（2018）13×在硬件上，首先必须使用二进制到BCD转换器将操作数转换为BCD格式。 图图1显示了使用2位BCD-二进制转换器的4位BCD-二进制转换模块。一个K位的十进制数在BCD中用4K位表示结果数与MSB中的零连接以获得最接近的n位二进制数，其中n是2的幂。因此，获得的n位数被分成两半，每一半作为并行的两个n=2位BCD到二进制转换器的输入此外，这些转换器分裂，直到达到8位BCD数，其中每一半被馈送到其相应的位转换器。3.1. 压缩机压缩器是一种组合电路，用于通过将运算次数减少到一次来减少由加法和减法等基本运算引起保持延迟作为主要约束，由加法器引起的延迟通过使用如图1所示的压缩器架构被进一步减少。 二、本文利用多个3 - 2压缩器和4-2压缩器设计了一个可变比特压缩器3-2压缩器将3位串行地作为输入并产生两个求和和进位。类似地，4 -2压缩器通过适当地移位和进位位串行地类似地，可以通过使用（n-1）3-2个压缩器来实现n-2个压缩器。4. 32-位十进制乘法处理器中ALU的基本模块是乘法器和加法器。在世界范围内，针对诸如延迟、面积、资源、等待时间等要求，正在进行各种乘法器结构的开发的大量工作。所提出的32位并行乘法器使用基于2位UrdhavaTriyabhyam（UT）的乘法[15]。在这种UT乘法方法中，如图所示。五、数字乘法单元使用4位二进制图三. 4位乘法器。乘法器如图3所示。由于核心4位乘法在BCD乘法器中使用二进制乘法，因此需要二进制到BCD和BCD到二进制转换器。输入的二进制数通过标准转换器转换为十进制数[17]。乘法运算后产生的十进制结果被转换成二进制格式，并反馈到高位乘法器模块。图5示出了使用基于UT的方法的n位BCD乘法的通用方法。系统的输入被分成两半，每一半被视为一个数字。每个系统的输入使用UT算法乘以44 二进制乘法器作为基本乘法器。使用布斯算法的并行版本作为两个半字节相乘的基本乘法器。使用二进制到BCD转换器将基本乘法器的二进制输出转换为BCD。最后的结果是通过将数字连接到它们各自的位位置来获得的。二进制输出，把通过乘法器输出作为输入BCD二进制转换器获得。将低阶乘法器的运算结果进行适当的移位，再用BCD加法器相加得到结果图1.一、建议的8位和16位BCD到二进制转换器。图二. 建议的8位和16位二进制转换器与压缩器。4S. Mukkamala等人/工程科学与技术，国际期刊21（2018）1高阶位乘法器。图4示出了n位BCD加法器的架构，其可以进一步修改为任何阶数。4.1. BCD加法器BCD加法器用于十进制部分积的加法。在8位BCD加法器的情况下，两个输入中的一个首先与“0X66”相加以获得T1。对n位加法器输出T2执行n位EXOR操作。类似地，第一n位EXOR模块和n位常数加法器的输出被进一步EXOR并被补为T3。然后将T3的结果与“0X110”进行AND运算，得到T4。该结果适当右移。两个移位的结果然后进行OR运算，然后从T2中减去，得到BCD相加的输出T5。针对8位、16位和32位乘法单元设计了不同位的BCD加法器。对于32位乘法，需要一个64位BCD加法器。见图4。 n位BCD加法器。图五. n位十进制乘法器。5. 结果和讨论采用Verilog HDL语言设计了8位、16位、32位和64位的转换器采用90 nm CMOS工艺在FPGA和ASIC平台上实现了这些电路利用该变换器设计了一个利用Xilinx Isim仿真器对8位、16位、32位和64位BCD码到二进制转换器以及8位、16位和32位多路复用器进行了行为和综合后仿真，结果一致。所开发的设计在Virtex-6 ML 605FPGA评估平台上实现表1显示了在FPGA上实现各种BCD加法器模块的最大传播延迟和资源利用率。资源利用率以切片和切片LUT的形式示出表4显示了ASIC平台上NAND2x1结果表明，相对较少的延迟和资源利用。从结果可以推断，ASIC实现产生的延迟比FPGA实现的延迟小。从表4可以明显看出，随着位长的增加，相应的门数和功耗成比例地变化。表2和表5显示了器件在FPGA和ASIC实现中的利用率，提出了BCD到二进制转换器，有和没有压缩器。与转换器相比，基于压缩器的转换器的FPGA实现显示了片寄存器的零利用率，并且在片LUT和片方面增加了资源表1提出的BCD加法器模块ML-605 Virtex-6平台的器件利用率。模块已占用切片（37680）切片LUT（150720）保税IOB（600）最大传输延迟（ns）64位481901924.9032位2494964.2816位1246483.9708位617243.61表2建议的BCD到二进制转换器的器件利用率。架构切片寄存器占用切片切片LUT最大传播延迟（ns）无补偿Comp无补偿Comp无补偿Comp无补偿Comp64位197020321558961219.7915.1532位210504915315615.328.0716位10131144386.503.858位1033772.011.64S. Mukkamala等人/工程科学与技术，国际期刊21（2018）15~~~~~~~~~没有压缩机。与没有转换器的压缩器相比，在转换器具有压缩器的情况下，最大传播延迟显示出30%的减少。表5给出了所建议的BCD到二进制转换器的ASIC实现。据观察，与FPGA实现相比，传播延迟较小。结果表明，具有压缩器的转换器消耗额外的资源量，具有相似的传播延迟。在表3和表6中示出了具有和不具有压缩器的十进制乘法的FPGA和ASIC实现的结果。FPGA实现的基于压缩器的乘法器所获得的结果显示出更少的传播延迟和资源利用率。ASIC实现建议的十进制乘法器没有压缩机，pressors消耗更少的资源相比，基于压缩机的乘法器的成本更高的传播延迟。比较了所提出的8位BCD乘法器和8位、16位BCD-二进制转换器，来自文献的体系结构如表7所示。阿尔卡莱尔[8]报告了在Virtex-4 FPGA平台上的4.49 ns和6.46 ns BCD到二进制转换器的延迟，以及所提出的BCD在ASIC平台上，8位和16位BCD码到二进制转换器分别产生2.26ns和4.63ns。[11]《金刚经》云：“诸佛菩萨摩诃萨，的12.74 ns和24.42 ns的2位十进制乘法器，而提出的架构产生的只有3.86 ns。[10，13，7，20]分别产生14.13、2.18、0.17和0.6 ns的最小延迟，而所提出的数字乘法器消耗1.34 ns。总而言之，压缩机的优势对于转换器来说并不显著。然而，在乘法器的情况下，延迟减少是相当显着的成本额外的资源消耗。已经发现，所提出的实现方式提供更少的传播延迟和高的合成频率，这导致更高的吞吐量。表3建议的十进制乘法的设备利用率。架构切片寄存器占用切片切片LUT最大传播延迟（ns）无补偿Comp无补偿Comp无补偿Comp无补偿Comp32位43598172216195268458847.1726.6316位2257316361957106620.6220.228位44757322219213.3513.35表4在ASIC平台上实现（90 nm）建议的BCD加法器。架构最大传输延迟（ns）栅极等效（NAND 2x1）动态功率（1W）泄漏功率（1W）总功率（1W）64位4.751354.01536.1036.45572.5532位2.61648.12263.3317.57280.9116位1.34299.55107.597.84115.448位0.81121.2750.843.7754.62表5ASIC实现（90纳米）的BCD-二进制转换器的建议架构。架构最大传输延迟（ns）栅极等效（NAND2X1）动态功率（1W）泄漏功率（1W）总功率（1W）转换器无补偿Comp无补偿Comp无补偿Comp无补偿Comp无补偿Comp64位4.634.873.052 k4.386 k2779.753720.1572.84107.462852.633827.7632位2.262.500.848 k1.001 k505.42565.3921.1026.34526.53591.7316位0.991.120.234 k0.246 k96.35100.266.046.88102.39107.158位0.280.340.047 k0.046 k13.8113.761.261.3815.0715.15表6ASIC实现（90纳米）的BCD乘法器的建议架构。架构最大传输延迟（ns）栅极等效（NAND2X1）动态功率（1W）泄漏功率（1W）总功率（1W）乘法器无补偿Comp无补偿Comp无补偿Comp无补偿Comp无补偿Comp32位17.8514.4936.554 k50.067k34.3251.901.161.7135.4953.6116位8.846.416.628 k7.598 k4.0385.0790.180.214.2235.2658位4.113.861.332 k1.330 k0.7190.6850.0380.0370.7580.7224位1.341.360.165 k0.162 k0.0630.0560.0040.0040.0680.0616S. Mukkamala等人/工程科学与技术，国际期刊21（2018）1日×ðþ Þ表7BCD到二进制转换器和乘法比较。工作模块架构延迟切片LUT/板大小（ns）面积（lm2）[八]《中国日报》BCD-二进制（8位数字）平行4.49141BCD-二进制（16位）6.46538Virtex-4[第十一届]BCD-mul（2位）平行12.74（8.273）430（15488）FPGA/ASIC（180 nm）[5]《中国日报》BCD-mul（7位数字）34.9730575ASIC（180 nm）[10个国家]BCD-多（1位）平行14.13–Virtex-4BCD-mul（2位）24.42（xc4vfx12）[13个国家]BCD-mul1（1-dig）平行2.1814Virtex-6BCD-mul2（1-dig）3.0417BCD-mul3（1-dig）2.1814[七]《中国日报》BCD-多（1位）平行0.17921ASIC（90 nm）[6]美国BCD-mul（16位数字）5级19.026843Virtex-5管道[14个]Bin-Mul-comp（16位）平行32–斯巴达3E[20个]BCD-mul-New 1（1位）平行3.8628Virtex-5BCD-mul-New2（1-dig）平行3.4525BCD-mul-New 3（1位）平行0.625BCD-mul-New 1（1位）平行1.11999ASIC（0.15l m）BCD-mul-New2（1-dig）平行1.42570提出BCD-二进制（16位）19.79（4.63）589（3.05 k）BCD-二进制（8位数字）平行15.32（2.26）153（0.84 k）BCD-二进制-comp（16位数字）15.15（4.87）612（4.38 k）Virtex-6/ASIC（90 nm）BCD-二进制-comp（8位数字）8.07（2.50）156（1.01 k）BCD-mul（8位数字）47.175268BCD-多位-补偿（8位）26.6345886. 结论在本文中，我们提出了BCD到二进制转换器和十进制乘法结构，有和没有压缩器，并使用FPGA Virtex-6评估平台和ASIC 90 nm技术实现。在我们的设计中，输入位计数被舍入到最接近的2的n次幂，其中产生的结果是n1功率。对输入长度、面积、延迟和技术等指标进行了性能比较结果表明，基于压缩器的BCD码到二进制转换器和乘法器的FPGA实现与传统的转换器和乘法器相比，具有更小的延迟和更少用压缩器实现算法的ASIC实现在门数较高的情况下产生最小的通过优化BCD加法器和BCD到二进制转换器可以进一步提高性能。引用[1] M.F.Cowlishaw ， Decemberfloating-point ： algorithmforcomputers ，Proceedingsof 16th IEEE Symposium on Computer Arithmetic，IEEE，2003，pp. 104- 111[2] N. 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