用Verilog语言设计一个2选1数据选择器的组合逻辑电路

以下是一个简单的 2:1 数据选择器的 Verilog 代码：

module mux_2to1(input sel, input a, input b, output out);
    assign out = (sel == 1'b0) ? a : b;
endmodule

这个模块有三个输入和一个输出。`sel` 输入是一个选择信号，它决定了哪个输入信号将被输出。如果 `sel` 的值为 0，则 `a` 的值将被输出；如果 `sel` 的值为 1，则 `b` 的值将被输出。`out` 输出是选择器的输出信号。

请注意，这个代码只是一个组合逻辑电路，没有时钟信号或状态机。它只是根据输入信号的值立即计算输出信号的值。这使得它成为一个非常简单的电路，但它也有局限性，例如无法处理时序问题。