verilog二选一数据选择器的组合逻辑电路 要求如下：1 写出能够实现该电路功能的代码2写出改代码的测试激励

以下是一个2选1数据选择器的Verilog代码：

module mux2to1(input [1:0] data_in, input sel, output reg out);
    always @ (data_in or sel)
        if(sel)
            out <= data_in[1];
        else
            out <= data_in[0];
endmodule

这里使用了always块和if-else语句来实现2选1数据选择器的逻辑功能。

以下是测试激励的代码：

module mux2to1_test();
    reg [1:0] data_in;
    reg sel;
    wire out;

    mux2to1 uut (
        .data_in(data_in),
        .sel(sel),
        .out(out)
    );

    initial begin
        data_in = 2'b00;
        sel = 0;
        #5;

        data_in = 2'b10;
        sel = 0;
        #5;

        data_in = 2'b01;
        sel = 1;
        #5;

        data_in = 2'b11;
        sel = 1;
        #5;

        $finish;
    end

endmodule

这里使用了一个简单的initial块来模拟输入数据和选择信号的变化，并通过$finish语句来终止仿真。