用verilog设计一个2选1数据选择器的组合逻辑电路 要求如下：1 写出能够实现该电路功能的代码2写出改代码的测试激励

1. 2选1数据选择器的组合逻辑电路的Verilog代码如下：

module data_selector(input a, input b, input sel, output reg out);

 always @(*) begin
  if (sel == 1'b0) begin
   out = a;
  end
  else begin
   out = b;
  end
 end

endmodule

2. 该代码的测试激励如下：

module data_selector_tb;

 reg a, b, sel;
 wire out;

 data_selector ds(a, b, sel, out);

 initial begin
  $monitor("a=%b, b=%b, sel=%b, out=%b", a, b, sel, out);
  
  a = 1'b0; b = 1'b0; sel = 1'b0;
  #10;
  
  a = 1'b1; b = 1'b0; sel = 1'b0;
  #10;
  
  a = 1'b0; b = 1'b1; sel = 1'b0;
  #10;
  
  a = 1'b1; b = 1'b1; sel = 1'b0;
  #10;
  
  a = 1'b0; b = 1'b0; sel = 1'b1;
  #10;
  
  a = 1'b1; b = 1'b0; sel = 1'b1;
  #10;
  
  a = 1'b0; b = 1'b1; sel = 1'b1;
  #10;
  
  a = 1'b1; b = 1'b1; sel = 1'b1;
  #10;
  
  $finish;
 end

endmodule

这个测试激励将会对2选1数据选择器的组合逻辑电路进行八次测试，其中每次测试都会改变输入信号 a, b 和 sel 的值，并且等待一定的时间后进行输出。最后，测试激励结束，结束仿真。