用Verilog语言设计一个2选1数据选择器的组合逻辑电路 要求如下：1 写出能够实现该电路功能的代码 2 写出该代码的测试激励

### 回答1：
下面是一个2选1数据选择器的Verilog代码实现：

module mux_2to1(input I0, I1, Sel, output reg O);
    always @(*) begin
        if(Sel)
            O = I1;
        else
            O = I0;
    end
endmodule

其中，`I0`和`I1`是两个输入信号，`Sel`是选择信号，`O`是输出信号。当`Sel`为1时，输出信号`O`等于输入信号`I1`，否则`O`等于`I0`。

下面是该代码的测试激励：

module test_mux_2to1;
    reg I0, I1, Sel;
    wire O;

    mux_2to1 uut(I0, I1, Sel, O);

    initial begin
        $monitor("I0=%b, I1=%b, Sel=%b, O=%b", I0, I1, Sel, O);
        I0 = 0; I1 = 0; Sel = 0;
        #5 I0 = 1;
        #5 I0 = 0; I1 = 1;
        #5 Sel = 1;
        #5 I0 = 1; I1 = 0;
        #5 I0 = 0; I1 = 0;
        #5 Sel = 0;
        #5 $finish;
    end
endmodule

该测试激励对应的是以下波形图：


在测试激励中，我们对输入信号进行了多次变化，观察其对应的输出信号是否符合预期。

### 回答2：
1、设计代码如下：
module data_selector(
input wire a,
input wire b,
input wire sel,
output wire out
);

assign out = sel ? b : a;

endmodule

2、测试激励代码如下：
module testbench;

reg a, b, sel;
wire out;

data_selector uut(
.a(a),
.b(b),
.sel(sel),
.out(out)
);

initial begin
a = 0;
b = 1;
sel = 0;
#5;

a = 1;
b = 1;
sel = 1;
#5;

a = 0;
b = 1;
sel = 1;
#5;

a = 1;
b = 0;
sel = 0;
#5;

$finish;
end

endmodule

测试激励代码中，将a、b和sel分别定义为寄存器类型的变量，out定义为线网类型的变量。然后实例化一个data_selector模块，并将a、b、sel和out与模块的输入输出端口连接起来。在initial块中，设置不同的输入值并延迟一定时间后再改变输入值，通过观察out的取值来验证数据选择器的功能。最后使用$finish结束测试。

### 回答3：
1. Verilog代码：

module data_selector(
input sel,
input in1,
input in2,
output reg out
);

always @(*)
begin
if(sel == 1'b0)
out = in1;
else
out = in2;
end

endmodule

2. 测试激励：

module data_selector_tb;

reg sel, in1, in2;
wire out;

data_selector uut(
.sel(sel),
.in1(in1),
.in2(in2),
.out(out)
);

initial begin
// Test case 1: sel = 0, in1 = 0, in2 = 0
sel = 0;
in1 = 0;
in2 = 0;
#10; // Delay for 10 time units to let the circuit settle
if(out != in1)
$display("Test case 1 failed!");

// Test case 2: sel = 0, in1 = 1, in2 = 0
sel = 0;
in1 = 1;
in2 = 0;
#10;
if(out != in1)
$display("Test case 2 failed!");

// Test case 3: sel = 1, in1 = 0, in2 = 1
sel = 1;
in1 = 0;
in2 = 1;
#10;
if(out != in2)
$display("Test case 3 failed!");

// Test case 4: sel = 1, in1 = 1, in2 = 1
sel = 1;
in1 = 1;
in2 = 1;
#10;
if(out != in2)
$display("Test case 4 failed!");

$finish; // Finish the simulation
end

endmodule