用verilog写一个2选1选择器代码

以下是一个简单的 2选1 选择器的 Verilog 代码：

module mux_2_1(input sel, input a, input b, output y);
    assign y = (sel == 1'b0) ? a : b;
endmodule

这个代码定义了一个名为 `mux_2_1` 的模块，它有三个输入（`sel`，`a`，`b`）和一个输出（`y`）。当 `sel` 为 0 时，输出为 `a`，当 `sel` 为 1 时，输出为 `b`。