采用Verilog HDL语言设计程序，实现一个四选一数据选择器，给出设计代码和测试代码，设计代码要求使用采用Verilog HDL语言设计程序，实现一个四选一数据选择器，给出设计代码和测试代码，设计代码要求采用assign语句描述

以下是四选一数据选择器的Verilog HDL代码：

module four_to_one_selector(input [3:0] data_in, input [1:0] select, output reg out);
    assign out = (select == 2'b00) ? data_in[0] :
                 (select == 2'b01) ? data_in[1] :
                 (select == 2'b10) ? data_in[2] :
                 (select == 2'b11) ? data_in[3] : 1'b0;
endmodule

以上代码采用了assign语句描述，通过将输入的select信号作为选择器，选择其中一个输入数据输出到out信号上。

以下是测试代码：

module four_to_one_selector_test;
    reg [3:0] data_in;
    reg [1:0] select;
    wire out;
    
    four_to_one_selector uut(data_in, select, out);
    
    initial begin
        data_in = 4'b0000;
        select = 2'b00;
        #10 $display("out = %b", out);
        
        data_in = 4'b0001;
        select = 2'b01;
        #10 $display("out = %b", out);
        
        data_in = 4'b0010;
        select = 2'b10;
        #10 $display("out = %b", out);
        
        data_in = 4'b0011;
        select = 2'b11;
        #10 $display("out = %b", out);
        
        data_in = 4'b1111;
        select = 2'b10;
        #10 $display("out = %b", out);
    end
endmodule

以上测试代码对四选一数据选择器进行了简单的测试，通过改变输入数据和选择信号，检查输出是否符合预期。