设计一个4选1的16位数据选择器的Verilog HDL程序

设计一个4选1的16位数据选择器的Verilog HDL程序可以按照以下步骤进行：

1. 定义模块结构[^1]：

module four_to_one_data_selector(
    input [15:0] data_in [3:0], // 输入的四个16位数据
    input sel, // 选择信号，决定哪个数据被选中
    output reg [15:0] selected_data // 输出选择的数据
);

2. 使用case语句实现选择逻辑[^2]：

assign selected_data = case(sel)
    when(0'b0) begin selected_data = data_in[0]; end // 选择输入0的数据
    when(0'b1) begin selected_data = data_in[1]; end
    when(0'b2) begin selected_data = data_in[2]; end
    when(0'b3) begin selected_data = data_in[3]; end
    default begin selected_data = 0; // 如果sel无效，选择默认值（通常是全零）
endcase;
endmodule

3. 编写端口映射和实例化该模块：

// 实例化模块并连接端口
four_to_one_data_selector selector (
    .data_in({15'd0, 15'd1, 15'd2, 15'd3}), // 连接四个输入数据
    .sel(3'd2), // 选择第三个数据（假设要选择数据_in[2]）
    .selected_data(data_out) // 连接输出到其他逻辑电路
);