利用Verilog HDL设计四选一数据选择器

四选一数据选择器可以用以下方式设计：

module mux4x1 (input [3:0] data_in,      // 4个输入数据
               input [1:0] select,      // 2个选择信号
               output reg out);         // 1个输出数据

   always @ (select or data_in)
   begin
      case (select)
         2'b00: out = data_in[0];
         2'b01: out = data_in[1];
         2'b10: out = data_in[2];
         2'b11: out = data_in[3];
      endcase
   end
   
endmodule

在Verilog HDL中，我们可以用module定义一个模块，用input和output声明端口。对于选择器，我们需要4个输入端口（data_in）和2个选择信号（select），还有1个输出端口（out）。在always块中，我们使用case语句根据选择信号选择相应的数据并将其输出。