用Verilog HDL实现二选一数据选择器

以下是用 Verilog HDL 实现 2:1 数据选择器的代码：

module data_selector(input sel, input data0, input data1, output reg out);

always @ (sel, data0, data1)
begin
    if (sel == 1'b0)
        out = data0;
    else
        out = data1;
end

endmodule

在这个代码中，我们定义了一个名为 `data_selector` 的模块，它有一个选择输入 `sel` 和两个数据输入 `data0` 和 `data1`。`out` 输出端口将根据 `sel` 输入选择其中之一的数据输入端口输出。

在 `always` 块中，我们使用了组合逻辑，根据 `sel` 输入信号选择其中之一的数据输入端口，并将其输出到 `out` 端口。