利用Verilog HDL设计八选一数据选择器。

下面是一个简单的八选一数据选择器的Verilog HDL代码：

module data_selector_8to1 (
  input [7:0] data_in,
  input [2:0] select,
  output reg out
);

always @ (*)
case (select)
  3'b000: out = data_in[0];
  3'b001: out = data_in[1];
  3'b010: out = data_in[2];
  3'b011: out = data_in[3];
  3'b100: out = data_in[4];
  3'b101: out = data_in[5];
  3'b110: out = data_in[6];
  3'b111: out = data_in[7];
endcase

endmodule

这个模块有一个8位数据输入data_in，一个3位选择器输入select和一个单个数据输出out。当选择器输入为000时，输出为data_in的最低位，当选择器输入为111时，输出为data_in的最高位。其他选择器输入对应输入数据的相应位。