SVA用断言检查一个信号由低电平变为高电平再变为低电平

可以使用 SVA（SystemVerilog Assertions）语言中的 sequence 来检查一个信号由低电平变为高电平再变为低电平。以下是一个示例：

sequence low_to_high_to_low (signal);
   @(posedge clk)
   disable iff (!rst_n)
     (signal == 0) ##1 (signal == 1) ##1 (signal == 0);
endsequence

property p_low_to_high_to_low (signal);
  @(posedge clk)
  disable iff (!rst_n)
    low_to_high_to_low(signal);
endproperty

assert property (p_low_to_high_to_low(signal));

上述代码中，`signal` 是代表信号的变量名，`clk` 是时钟信号，`rst_n` 是复位信号。`sequence` 中的 `##1` 表示两个时钟周期之间的间隔，`property` 中的 `disable iff` 表示在复位信号为低电平时不执行该断言。`assert` 语句会检查 `property` 中定义的性质是否满足。如果不满足，就会抛出错误。

相关问题

用SVA写个代码检查复位信号由高电平到低电平再到高电平

下面是一个简单的SVA代码示例，用于检查复位信号(RST)在高电平到低电平再到高电平的过程中是否正确触发了。

property rst_check;
  @(posedge clk)
  (rst == 1) |-> ##1 (rst == 0) |-> ##1 (rst == 1);
endproperty

assert property (rst_check);

在这个SVA代码中，我们使用了property来定义一个名为rst_check的属性，表示复位信号(RST)在上升沿到下降沿再到上升沿的过程中是否正确触发。具体来说，该代码首先等待时钟(clk)的上升沿，并检查复位信号(RST)是否为高电平(1)。如果是，那么它会等待一个时钟周期，然后再次检查复位信号(RST)是否为低电平(0)。如果是，那么它会再等待一个时钟周期，然后再次检查复位信号(RST)是否为高电平(1)。如果这个过程中任何一步检查失败，那么该属性将返回false。

最后，我们使用assert语句来检查该属性是否始终为真。如果不是，那么将会触发一个错误，表明复位信号(RST)触发的顺序不正确。

用SVA写个代码检查复位信号由高电平到低电平，低电平保持1~n个周期再到高电平

下面是一个SVA代码示例，用于检查复位信号(RST)在高电平到低电平，保持低电平1~n个周期再到高电平的过程中是否正确触发了。

property rst_check;
  @(posedge clk)
  (rst == 1) |-> ##1 (rst == 0) |-> ##[1:$n] (rst == 0) |-> ##1 (rst == 1);
endproperty

assert property (rst_check);

在这个SVA代码中，我们同样使用了property来定义一个名为rst_check的属性，表示复位信号(RST)在上升沿到下降沿，保持低电平1~n个周期再到上升沿的过程中是否正确触发。具体来说，该代码首先等待时钟(clk)的上升沿，并检查复位信号(RST)是否为高电平(1)。如果是，那么它会等待一个时钟周期，然后再次检查复位信号(RST)是否为低电平(0)。如果是，那么它会等待1到n个时钟周期，然后再次检查复位信号(RST)是否为低电平(0)。如果是，那么它会等待一个时钟周期，然后再次检查复位信号(RST)是否为高电平(1)。如果这个过程中任何一步检查失败，那么该属性将返回false。

同样地，我们使用assert语句来检查该属性是否始终为真。如果不是，那么将会触发一个错误，表明复位信号(RST)触发的顺序不正确。其中，$n$应该被替换为实际的保持周期数。