如何用sva去断言一个轮询仲裁器，输入是req[7:0]，输出是gnt[7:0]

要使用SystemVerilog Assertions（SVA）来断言一个轮询仲裁器，你可以编写一个SVA属性来描述输入和输出之间的关系。在这种情况下，输入是req[7:0]，输出是gnt[7:0]。

以下是一个示例SVA属性的框架，你可以根据你的具体需求进行修改：

property polling_arbiter;
  // 输入声明
  input logic [7:0] req;
  input logic [7:0] gnt;

  // 在这里编写你的断言逻辑
  // ...

endproperty

// 在这里使用assert语句来实例化属性并进行断言
// ...

在`polling_arbiter`属性中，你可以编写具体的断言逻辑来描述输入和输出之间的关系。你可以使用逻辑运算符、时序运算符和其他SVA特性来编写对输入和输出的限制条件。

然后，你可以在测试环境中使用`assert`语句来实例化属性并进行断言。例如：

module testbench;
  // 输入和输出端口声明
  logic [7:0] req;
  logic [7:0] gnt;

  // 实例化被测设计模块
  your_module dut (
    .req(req),
    .gnt(gnt)
  );

  // 断言属性实例化和断言语句
  assert property (polling_arbiter);
  // ...

endmodule

请注意，以上示例中的代码仅为框架示例，你需要根据具体的仲裁器逻辑和要求来编写自己的SVA属性和断言逻辑。