根据上述程序编写testbench

以下是一个简单的 Verilog Testbench，用于测试 T 触发器模块的功能：

`timescale 1ns/1ps

module t_ff_tb();

  reg t;
  reg clk;
  wire q;

  t_ff dut(.t(t), .clk(clk), .q(q));

  initial begin
    clk = 0;
    forever #5 clk = ~clk;
  end

  initial begin
    t = 0;
    #10 t = 1;
    #10 t = 0;
    #10 t = 1;
    #10 t = 0;
    #10 t = 1;
    #10 t = 0;
    #10 $finish;
  end

  always @(posedge clk) begin
    $display("q = %b", q);
  end

endmodule

这个 Testbench 包括一个 T 触发器模块的实例 `dut`，一个 T 输入 `t`，一个时钟输入 `clk`，和一个输出端口 `q`。Testbench 中的初始块会按照一定的时间序列设置 T 输入的值。时钟信号 `clk` 被设置为每 5 个时间单位变换一次，以模拟一个典型的时钟信号。在时钟上升沿时，`q` 的值被显示出来，以便验证 T 触发器的功能是否正常工作。最后，Testbench 使用 `$finish` 系统任务结束仿真。