74ls138译码器verilog程序编写真值表画出电路图

下面是一个基本的74LS138译码器的Verilog程序，以及相应的真值表和电路图。

module decoder_74ls138(
    input [2:0] addr,
    input enable,
    output reg [7:0] output
);

always @(addr or enable)
    begin
        if(enable)
            case(addr)
                3'b000 : output = 8'b00000001;
                3'b001 : output = 8'b00000010;
                3'b010 : output = 8'b00000100;
                3'b011 : output = 8'b00001000;
                3'b100 : output = 8'b00010000;
                3'b101 : output = 8'b00100000;
                3'b110 : output = 8'b01000000;
                3'b111 : output = 8'b10000000;
                default : output = 8'b00000000;
            endcase
        else
            output = 8'b00000000;
    end

endmodule

真值表：

| Enable | A2 | A1 | A0 | Output |
| ------ | -- | -- | -- | ------ |
| 0 | X | X | X | 00000000 |
| 1 | 0 | 0 | 0 | 00000001 |
| 1 | 0 | 0 | 1 | 00000010 |
| 1 | 0 | 1 | 0 | 00000100 |
| 1 | 0 | 1 | 1 | 00001000 |
| 1 | 1 | 0 | 0 | 00010000 |
| 1 | 1 | 0 | 1 | 00100000 |
| 1 | 1 | 1 | 0 | 01000000 |
| 1 | 1 | 1 | 1 | 10000000 |

电路图：