verilog 1bit 全加器

以下是 Verilog 1bit 全加器的代码：

module full_adder(input a, input b, input cin, output sum, output cout);
assign sum = a ^ b ^ cin;
assign cout = (a & b) | (a & cin) | (b & cin);
endmodule

这是一个基本的全加器，它将三个输入 a、b 和 cin 相加，并输出两个结果 sum 和 cout。其中，sum 是相加的结果，cout 是进位的结果。