Verilog 独热码转二进制

以下是一个简单的 Verilog 代码示例，用于将独热码转换为二进制码：

module one_hot_to_binary (
   input [7:0] one_hot,
   output reg [2:0] binary
);

always @(one_hot) begin
   case (one_hot)
      8'b00000001: binary = 3'b000;
      8'b00000010: binary = 3'b001;
      8'b00000100: binary = 3'b010;
      8'b00001000: binary = 3'b011;
      8'b00010000: binary = 3'b100;
      8'b00100000: binary = 3'b101;
      8'b01000000: binary = 3'b110;
      8'b10000000: binary = 3'b111;
      default: binary = 3'bxxx;
   endcase
end

endmodule

在本例中，我们将一个 8 位的独热码输入作为 `one_hot`，并将一个 3 位的二进制输出作为 `binary`。我们使用 `case` 语句来将每个可能的输入值映射到相应的输出值。如果输入值不在我们的范围内，则输出值将被设置为 `xxx`。