vivado pll 100M-16M的脚本怎么写
时间: 2024-05-16 07:16:32 浏览: 175
hdl-master_vivado 2019.2.zip
以下是一个简单的 Vivado PLL 100M-16M 脚本示例:
```tcl
create_clock -period 10.000 [get_ports clk_in]
# 建立 PLL
create_generated_clock -name clk_out -source [get_ports clk_in] \
-multiply_by 6 -divide_by 37
# 约束 PLL 输出时钟
set_property -dict { PACKAGE_PIN <your_output_pin> IOSTANDARD LVCMOS33 } \
[get_ports {clk_out}]
# 设置 PLL 输出时钟的时钟分配
set_clock_groups -name clk_grp -group {clk_in} -group {clk_out} -asynchronous
# 约束 PLL 输入时钟
set_input_delay -clock [get_clocks {clk_in}] -max 5.000 [get_ports {clk_in}]
```
在这个例子中,我们首先创建了一个名为 clk_in 的输入时钟,并将其周期设置为 10ns。然后,我们使用 create_generated_clock 命令建立了一个名为 clk_out 的输出时钟,其源时钟为输入时钟,并将倍频和除频比设置为 6 和 37。接下来,我们使用 set_property 命令将 clk_out 时钟约束到我们想要的输出引脚上,并设置时钟分组以确保时序正确。最后,我们使用 set_input_delay 命令约束输入时钟的最大延迟为 5ns。你需要将 `<your_output_pin>` 替换为你实际使用的输出引脚名字。
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