给我由一个寄存器一个计数器一个状态机组成的功能模块的verilog代码

以下是一个由一个寄存器、一个计数器和一个状态机组成的 Verilog 代码示例：

module my_module(input clk, input reset, input [7:0] data_in, input enable, output reg [7:0] data_out);

reg [7:0] reg1;
reg [2:0] state;
reg [3:0] count;

parameter STATE_IDLE = 3'b000;
parameter STATE_LOAD = 3'b001;
parameter STATE_COUNT = 3'b010;
parameter STATE_OUTPUT = 3'b011;

always @(posedge clk) begin
    if (reset) begin
        reg1 <= 8'b0;
        state <= STATE_IDLE;
        count <= 4'b0;
    end
    else begin
        case (state)
            STATE_IDLE: begin
                if (enable) begin
                    state <= STATE_LOAD;
                end
            end
            STATE_LOAD: begin
                reg1 <= data_in;
                state <= STATE_COUNT;
            end
            STATE_COUNT: begin
                if (count == 4'b1111) begin
                    state <= STATE_OUTPUT;
                end
                else begin
                    count <= count + 1;
                end
            end
            STATE_OUTPUT: begin
                data_out <= reg1;
                state <= STATE_IDLE;
                count <= 4'b0;
            end
        endcase
    end
end

endmodule

该代码定义了一个包含一个寄存器、一个计数器和一个状态机的功能模块。在空闲状态下，当 enable 信号被激活时，数据被加载到寄存器中。然后，计数器开始计数，当计数器计数到 15 时，数据被输出到输出端口，并返回到空闲状态。在重置信号被激活时，所有寄存器和计数器将被清零，并将状态机返回到空闲状态。