用verilog写一个状态机实现计数器的功能

好的，以下是一个简单的计数器状态机的 Verilog 实现：

module counter(
    input clk,
    input reset,
    output reg [3:0] count
);

// 定义状态
parameter INIT = 2'b00;
parameter INC = 2'b01;
parameter DEC = 2'b10;

// 定义状态寄存器和下一状态寄存器
reg [1:0] state, next_state;

// 初始化状态寄存器
initial begin
    state = INIT;
end

// 定义状态转移条件
always @ (posedge clk) begin
    if (reset) begin
        state <= INIT;
    end else begin
        state <= next_state;
    end
end

// 定义状态转移逻辑
always @ (*) begin
    case (state)
        INIT: begin
            count <= 4'd0;
            next_state <= INC;
        end
        INC: begin
            if (count == 4'd15) begin
                next_state <= DEC;
            end else begin
                count <= count + 1;
                next_state <= INC;
            end
        end
        DEC: begin
            if (count == 4'd0) begin
                next_state <= INC;
            end else begin
                count <= count - 1;
                next_state <= DEC;
            end
        end
        default: next_state <= INIT;
    endcase
end

endmodule

这个计数器状态机有三个状态：INIT、INC、DEC。在 INIT 状态下，计数器 count 被初始化为 0，并且下一状态被设置为 INC；在 INC 状态下，如果计数器 count 达到 15，则下一状态为 DEC，否则计数器加 1，下一状态为 INC；在 DEC 状态下，如果计数器 count 达到 0，则下一状态为 INC，否则计数器减 1，下一状态为 DEC。当 reset 信号为高电平时，状态机会返回到 INIT 状态，并且计数器被重新初始化为 0。