用Verilog写一个检测按键的计数器

以下是一个检测按键的计数器的 Verilog 代码：

module key_counter(
  input clk,
  input rst,
  input key,
  output reg [7:0] count
);

  reg [1:0] state;
  
  always @(posedge clk, posedge rst) begin
    if (rst) begin
      state <= 2'b00;
      count <= 8'd0;
    end
    else begin
      case (state)
        2'b00: begin
          if (key) begin
            state <= 2'b01;
            count <= count + 1;
          end
        end
        2'b01: begin
          if (!key) begin
            state <= 2'b00;
          end
        end
        default: begin
          state <= 2'b00;
        end
      endcase
    end
  end
endmodule

这个计数器使用一个有限状态机来检测按键的状态。如果按键被按下，计数器就会增加一个，并在按键释放时回到初始状态。当复位信号被激活时，计数器将被重置为0。