Verilog实现按键计数器

以下是一个简单的Verilog代码实现按键计数器的例子：

module key_counter(
    input clk, // 时钟信号
    input rst, // 复位信号
    input key, // 按键信号
    output reg [7:0] count // 计数器输出信号（8位）
);

// 定义状态枚举类型
typedef enum {
    IDLE,
    COUNTING
} state_t;

// 定义状态寄存器和状态变量
reg [1:0] state_reg, state_next;

// 定义计数器寄存器
reg [7:0] count_reg;

// 初始化状态寄存器和计数器寄存器
initial begin
    state_reg = IDLE;
    count_reg = 8'b0;
end

// 在时钟上升沿时更新状态和计数器
always @(posedge clk) begin
    // 如果复位信号为高电平，则状态和计数器都被清零
    if (rst) begin
        state_reg <= IDLE;
        count_reg <= 8'b0;
    end
    // 否则，根据当前状态进行状态转移
    else begin
        state_reg <= state_next;
        count_reg <= count_reg + 1;
    end
end

// 根据状态进行处理
always @* begin
    // 默认下一个状态为当前状态
    state_next = state_reg;

    // 根据当前状态进行处理
    case (state_reg)
        IDLE: begin
            // 如果检测到按键按下，则进入计数状态
            if (key == 1'b1) begin
                state_next = COUNTING;
            end
        end
        COUNTING: begin
            // 如果检测到按键松开，则回到空闲状态
            if (key == 1'b0) begin
                state_next = IDLE;
            end
        end
    endcase
end

// 输出计数器的值
assign count = count_reg;

endmodule

该代码实现了一个简单的按键计数器。当检测到按键按下时，计数器开始计数，并且在检测到按键松开时停止计数。计数器的值可以通过 `count` 输出信号读取。