verilog 按键计数器

以下是一个简单的按键计数器的 Verilog 代码：

module key_counter(
    input clk, // 时钟信号
    input rst, // 复位信号
    input key, // 按键信号
    output reg [7:0] count // 计数器输出
);

reg [7:0] cnt;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        cnt <= 8'h00;
    end else if (key) begin
        cnt <= cnt + 1;
    end
end

assign count = cnt;

endmodule

上述代码中，按键计数器有一个时钟信号 `clk`，一个复位信号 `rst` 和一个输入信号 `key`，以及一个 8 位输出信号 `count`。当按下按键 `key` 时，计数器 `cnt` 会不断加 1，直到达到最大值 8 位时停止计数。当复位信号 `rst` 为高电平时，计数器清零。

该代码可以在 FPGA 上实现按键计数器的功能。