用verilog语言实现按键控制数码管加减

以下是Verilog语言实现按键控制数码管加减的代码示例：

module key_controlled_counter(
    input clk, // 时钟信号
    input rst, // 复位信号
    input key_up, // 加1按键信号
    input key_down, // 减1按键信号
    input key_reset, // 复位按键信号
    output reg [3:0] seg // 数码管输出信号
);

reg [3:0] cnt; // 计数器
reg [29:0] cnt_key; // 按键消抖计数器
wire key_flag; // 按键标志位

// 按键消抖
always @(posedge clk) begin
    if (!rst) begin
        cnt_key <= 0;
    end else begin
        if (key_up == 0 || key_down == 0 || key_reset == 0) begin
            if (cnt_key == 500) begin
                cnt_key <= cnt_key;
            end else begin
                cnt_key <= cnt_key + 1;
            end
        end else begin
            cnt_key <= 0;
        end
    end
end

// 按键标志位
assign key_flag = (cnt_key == 499) ? 1 : 0;

// 计数器逻辑
always @(posedge clk) begin
    if (!rst) begin
        cnt <= 0;
    end else begin
        if (key_flag) begin
            if (key_up == 0) begin
                cnt <= cnt + 1;
            end else if (key_down == 0) begin
                cnt <= cnt - 1;
            end else if (key_reset == 0) begin
                cnt <= 0;
            end
        end
    end
end

// 数码管输出逻辑
always @(cnt) begin
    case (cnt)
        4'd0: seg <= 4'b0000;
        4'd1: seg <= 4'b0001;
        4'd2: seg <= 4'b0010;
        4'd3: seg <= 4'b0011;
        4'd4: seg <= 4'b0100;
        4'd5: seg <= 4'b0101;
        4'd6: seg <= 4'b0110;
        4'd7: seg <= 4'b0111;
        4'd8: seg <= 4'b1000;
        4'd9: seg <= 4'b1001;
        default: seg <= 4'b1111;
    endcase
end

endmodule

该代码实现了一个按键控制的计数器，通过按下加1、减1和复位按键来控制计数器的计数，并将计数器的值输出到数码管上进行显示。