用Verilog写一个计时器,要求异步复位

可以使用以下代码实现一个异步复位的计时器：

module timer(
input clk, //时钟信号
input rst, //复位信号
output reg [31:0] count //计数器输出
);

always @(posedge clk or negedge rst) begin
if(!rst) begin //异步复位
count <= 0;
end else begin
count <= count + 1;
end
end

endmodule

这个计时器模块有一个时钟信号和一个复位信号作为输入，以及一个计数器输出。当复位信号为低电平时，计数器会被异步复位为0；当时钟信号上升沿到来时，计数器会加1。