用verilog hdl编写带有使能信号S的，输入为A1A0输出为Q[3..0]和S[3..0]的数据选择器

module data_selector(
input [1:0] A,
input [15:0] D0,
input [15:0] D1,
input [15:0] D2,
input [15:0] D3,
input [3:0] S,
input enable,
output [3:0] Q,
output [3:0] S_out
);

reg [15:0] Q0, Q1, Q2, Q3;

always @ (A or D0 or D1 or D2 or D3 or S or enable) begin
case (A)
2'b00: Q0 = D0;
2'b01: Q0 = D1;
2'b10: Q0 = D2;
2'b11: Q0 = D3;
endcase

case (A)
2'b00: Q1 = D1;
2'b01: Q1 = D2;
2'b10: Q1 = D3;
2'b11: Q1 = D0;
endcase

case (A)
2'b00: Q2 = D2;
2'b01: Q2 = D3;
2'b10: Q2 = D0;
2'b11: Q2 = D1;
endcase

case (A)
2'b00: Q3 = D3;
2'b01: Q3 = D0;
2'b10: Q3 = D1;
2'b11: Q3 = D2;
endcase
end

assign Q = enable ? (S[1] ? (S[0] ? Q3 : Q2) : (S[0] ? Q1 : Q0)) : 4'b0000;
assign S_out = enable ? S : 4'b0000;

endmodule