设计32位RAM存储器Verilog HDL仿真激励文件，要求addr32位地址总线，用于传送地址，以便按地址访问存储单元。 data_in 32位数据输入总线 data_out 32位数据输出总线 clk 时钟信号，上升沿有效 MemWrEn 写使能信号。 当MemWrEn为0时，数据从addr地址端口指定的内存单元读出。 当MemWrEn为1时，配合clk时钟信号工作，在clk上升沿，数据存入由addr地址端口指定的内存单元。

下面是一个简单的32位RAM存储器Verilog HDL仿真激励文件的代码：

module RAM32(addr, data_in, data_out, clk, MemWrEn);

   parameter MEM_DEPTH = 1024; // 存储器深度
   parameter MEM_WIDTH = 32; // 存储器宽度

   input [31:0] addr; // 32位地址总线
   input [31:0] data_in; // 32位数据输入总线
   output reg [31:0] data_out; // 32位数据输出总线
   input clk; // 时钟信号
   input MemWrEn; // 写使能信号

   reg [MEM_WIDTH-1:0] mem [0:MEM_DEPTH-1]; // 存储器数组

   always @(posedge clk) begin
      if (MemWrEn) begin
         mem[addr] <= data_in; // 写操作
      end else begin
         data_out <= mem[addr]; // 读操作
      end
   end

endmodule

在这个代码中，我们定义了一个32位RAM存储器，其中包含了一个存储器数组（mem）和一个时钟信号（clk），以及一个写使能信号（MemWrEn）。存储器深度和宽度分别使用了参数，可以根据需要进行修改。数据输入总线和数据输出总线分别使用了input和output关键字进行定义。

在always块中，我们根据MemWrEn的值来进行读写操作。如果MemWrEn为1，表示进行写操作，我们将数据存入由addr地址指定的内存单元；如果MemWrEn为0，表示进行读操作，我们从由addr地址指定的内存单元中读取数据，并将其输出到data_out总线中。在每个时钟上升沿时进行操作，保证了存储器的同步性。