设计一个满足下列要求的RAM存储器，利用Verilog HDL完成建模设计，并完成数据写入和读出功能的仿真测试。具体要求如下： ① 字长为32位，地址总线32位。 ② 具有写操作使能控制，在时钟信号的上升沿完成数据写入操作。读操作不受时钟信号的控制。信号名称 功能说明 addr 32位地址总线，用于传送地址，以便按地址访问存储单元。 data_in 32位数据输入总线 data_out 32位数据输出总线 clk 时钟信号，上升沿有效 MemWrEn 写使能信号。 当MemWrEn为0时，数据从addr地址端口指定的内存单元读出。 当MemWrEn为1时，配合clk时钟信号工作，在clk上升沿，数据存入由addr地址端口指定的内存单元。

根据题目要求，可以使用以下的Verilog HDL代码完成32位RAM存储器的设计：

module RAM32(
    input clk, MemWrEn,
    input [31:0] addr, data_in,
    output reg [31:0] data_out [0:2**32-1]
);

// 初始化存储器
integer i;
initial begin
    for(i=0; i<2**32; i=i+1) begin
        data_out[i] = 0;
    end
end

// 读写操作
always @(posedge clk) begin
    if (MemWrEn) begin
        data_out[addr] <= data_in;
    end
end

endmodule

该代码定义了一个名为RAM32的模块，包括5个输入输出信号。在该模块中，定义了一个data_out数组来存储32位数据，通过addr信号来寻址访问对应的存储单元。在初始化过程中，将data_out数组的所有元素初始化为0。在时钟上升沿到来时，当MemWrEn为1时，将data_in的数据存储到对应的data_out数组元素中。读操作则直接从data_out数组中读取对应的数据。

需要注意的是，这里使用了数组类型的data_out，用于存储所有的数据。在实际设计中，可以根据需要调整存储器的大小和数据类型。此外，由于addr信号的范围较大，需要使用2**32-1来表示数组的大小。最后，在完成代码设计后，可以使用仿真工具进行测试，验证数据的写入和读出功能是否正确。