verilog结构类型

### Verilog 中的结构体类型

#### 结构体类型的定义
在 SystemVerilog 和 Verilog 中，可以使用 `struct` 关键字来定义复杂的数据结构。这些结构能够组合不同类型的数据成员，从而创建更复杂的变量。

typedef struct {
    int a;
    int b;
    bit c;
    logic [7:0] din;
    opcode_t opcode; // 用户自定义类型
} Instruction_Word;

此段代码展示了如何定义名为 `Instruction_Word` 的结构体[^1]。该结构体内含多个不同类型的字段，包括两个整数 (`a`, `b`)、一位宽的比特型变量 (`c`)、八位逻辑向量 (`din`) 及用户自定义枚举或类型 (`opcode_t`)。

对于另一种情况，在定义结构体时不立即分配内存空间：

typedef struct packed {
    logic [31:0] a, b;
    logic [7:0] opcode;
    logic [23:0] address;
} instruction_word_t;

instruction_word_t IW; // 实例化时才分配存储区域

这里展示了一个带有 `packed` 属性的结构体定义[^2]。当声明为打包形式(`packed`)时，意味着所有成员会被紧密排列在一起形成连续的一串二进制位序列；而未指定的情况下，默认是非打包(`unpacked`)状态，即各成员之间可能存在填充以满足特定对齐需求。

#### 结构体类型的使用
一旦定义好结构体之后就可以像其他基本数据类型一样对其进行操作了。下面是一些常见的用法示例：

##### 创建并初始化结构体对象
可以直接给整个结构体赋初值，也可以逐个元素地设定其初始值。

// 方法一：整体赋值
Instruction_Word iw = '{default:'0}; 

// 方法二：部分成员赋值
iw.a = 5;
iw.b = 10;
iw.c = 1'b1;
iw.din = 8'hFF;
iw.opcode = OPCODE_ADD; // 假设OPCODE_ADD是预定义的操作码之一

##### 访问结构体成员
可以通过点运算符`.`访问某个具体成员的内容。

initial begin
    $display("Value of 'a' is %d", iw.a);
end

##### 复制结构体
如果想要复制一个完整的结构体到另一个同类型的变量中，则只需简单地执行一次赋值即可完成深拷贝过程。

Instruction_Word copy_iw = iw;