verilog100mhz分频得到1hz

要将100MHz的时钟信号分频为1Hz的时钟信号，需要进行100000000/1=100000000倍的分频。可以使用一个计数器来实现分频器，每个时钟周期计数器加1，当计数器达到100000000时，输出一个1Hz的时钟信号。以下是一个简单的Verilog代码实现：

module clk_divider(
    input clk,
    output reg clk_1hz
);

reg [31:0] count;

always @(posedge clk) begin
    if(count == 100000000 - 1) begin
        count <= 0;
        clk_1hz <= ~clk_1hz;
    end else begin
        count <= count + 1;
    end
end

endmodule

在上面的代码中，输入时钟信号为`clk`，输出时钟信号为`clk_1hz`。计数器使用一个32位的寄存器`count`来实现，每个时钟周期计数器加1，当计数器达到100000000 - 1时，计数器清零，同时输出时钟信号取反。最后实例化模块并将输入时钟信号接入即可实现100MHz分频得到1Hz的时钟信号。