verilog两个4位加法器

以下是一种实现两个4位加法器的 Verilog 代码：

module adder(
  input [3:0] A,
  input [3:0] B,
  input Cin,
  output [3:0] S,
  output Cout
);

  assign S = A + B + Cin;
  assign Cout = (S[4] == 1);

endmodule

module top(
  input [7:0] A,
  input [7:0] B,
  output [7:0] S
);

  wire [3:0] S1, S2, S3, S4;
  wire C1, C2, C3;

  adder a1(.A(A[3:0]), .B(B[3:0]), .Cin(1'b0), .S(S1), .Cout(C1));
  adder a2(.A(A[7:4]), .B(B[7:4]), .Cin(C1), .S(S2), .Cout(C2));
  adder a3(.A(A[3:0]), .B(B[3:0]), .Cin(C2), .S(S3), .Cout(C3));
  adder a4(.A(A[7:4]), .B(B[7:4]), .Cin(C3), .S(S4), .Cout(S[8]));

  assign S = {S4, S2, S3, S1};

endmodule

这个代码定义了一个名为 `adder` 的模块，其中包含一个 4 位加法器。然后，它定义了一个名为 `top` 的顶层模块，其中包含两个 4 位加法器。最后，它使用这两个加法器将两个 8 位输入相加，并将结果输出到一个 8 位输出。