module pwm ( CLK, RSTn, AddDuty_In, SubDuty_In, AddPeriod_In, SubPeriod_In, Count_D_Display, Count_P_Display, Digitron_Out, DigitronCS_Out, PWM_LED_Out, PWM_EPI_Out ); input CLK; input RSTn; //SW0 input AddDuty_In; //KEY3 input SubDuty_In; //KEY2 input AddPeriod_In; //KEY1 input SubPeriod_In; //KEY0 input Count_D_Display; //SW1 input Count_P_Display; //SW2 output [7:0]Digitron_Out; output [5:0]DigitronCS_Out; output PWM_LED_Out; //LED0 output PWM_EPI_Out; //A6 assign PWM_EPI_Out = PWM_LED_Out; wire [7:0]Duty; wire [23:0]Count_P; wire [23:0]Count_D; Duty_Period_Adjust_module U1 ( .CLK( CLK ) , .RSTn( RSTn ) , .AddDuty_In( AddDuty_In ) , // input - from top .SubDuty_In( SubDuty_In ) , // input - from top .AddPeriod_In( AddPeriod_In ) , // input - from top .SubPeriod_In( SubPeriod_In ) , // input - from top .Duty( Duty ) , // output [7:0] - to U2, U3 .Count_P( Count_P ) // output [23:0] - to U2, U3 ); PWM_Generate_module U2 ( .CLK( CLK ) , .RSTn( RSTn ) , .Duty( Duty ) , // input [7:0] - from U1 .Count_P( Count_P ) , // input [23:0] - from U1 .PWM_Out( PWM_LED_Out ), // output - to top .Count_D( Count_D ) // output [23:0] - to U3 ); Digitron_NumDisplay_module U3 ( .CLK( CLK ) , .RSTn( RSTn ) , .Count_D_Display( Count_D_Display ) , // input - from top .Count_P_Display( Count_P_Display ) , // input - from top .Count_D( Count_D ) , // input [23:0] - from U2 .Count_P( Count_P ) , // input [23:0] - from U1 .Duty( Duty ) , // input [7:0] - from U1 .Digitron_Out( Digitron_Out ) , // output [7:0] - to top .DigitronCS_Out( DigitronCS_Out ) // output [5:0] - to top ); endmodule

这是一个 Verilog HDL 的模块，实现了一个 PWM（脉冲宽度调制）模块，该模块可以接收来自外部的输入信号 AddDuty_In、SubDuty_In、AddPeriod_In 和 SubPeriod_In，同时输出数字管数码显示 Count_D_Display 和 Count_P_Display，以及控制 PWM_LED_Out 和 PWM_EPI_Out 的输出。

在模块内部，使用了三个子模块：Duty_Period_Adjust_module、PWM_Generate_module 和 Digitron_NumDisplay_module，这些子模块分别实现了脉冲宽度和周期的调整、PWM信号的生成以及数字管的数码显示。

该模块可以用于控制 LED 灯亮度、电机转速等应用场景。

相关问题

clk_in_sel是干什么的

clk_in_sel通常是一个信号选择器或控制信号，在数字电路设计中，它用于从多个输入时钟信号中选择一个作为输出时钟信号。这样的选择器允许系统动态地切换时钟源，以适应不同的工作模式或故障恢复等情况。例如，在FPGA（现场可编程门阵列）或ASIC（应用特定集成电路）设计中，clk_in_sel可以是一个简单的多路复用器，其输入可以是来自不同晶振、PLL（相位锁定环）或其他时钟生成模块的时钟信号。

在实际应用中，clk_in_sel可能由软件控制或硬件逻辑决定。软件控制通常涉及到寄存器的设置，而硬件逻辑可能是基于某些特定条件，如检测到时钟故障时自动切换到备份时钟源。这个选择器在系统设计中非常关键，因为它关系到整个系统的时序稳定性和可靠性。

module Duty_Period_Adjust_module ( CLK, RSTn, AddDuty_In, SubDuty_In, AddPeriod_In, SubPeriod_In, Duty, Count_P ); input CLK; input RSTn; input AddDuty_In; //Add Duty Ratio input SubDuty_In; //Subtract Duty Ratio input AddPeriod_In; //Add Period input SubPeriod_In; //Subtract Period output reg [7:0]Duty; //Duty Ratio of PWM output reg [23:0]Count_P; //period of PWM = Count_P/50_000_000 wire neg_AddDuty; wire neg_SubDuty; wire neg_AddPeriod; wire neg_SubPeriod; Jitter_Elimination_module U1 ( .CLK( CLK ) , .RSTn( RSTn ) , .Button_In( AddDuty_In ) , //While AdjtDuty_In from 1 to 0, neg_AddDuty = 1 .Button_Out( neg_AddDuty ) ); Jitter_Elimination_module U2 ( .CLK( CLK ) , .RSTn( RSTn ) , .Button_In( SubDuty_In ) , //While SubDuty_In from 1 to 0, neg_SubDuty = 1 .Button_Out( neg_SubDuty ) ); Jitter_Elimination_module U3 ( .CLK( CLK ) , .RSTn( RSTn ) , .Button_In( AddPeriod_In ) , //While AddPeriod_In from 1 to 0, neg_AddPeriod = 1 .Button_Out( neg_AddPeriod ) ); Jitter_Elimination_module U4 ( .CLK( CLK ) , .RSTn( RSTn ) , .Button_In( SubPeriod_In ) , //While SubPeriod_In from 1 to 0, neg_SubPeriod = 1 .Button_Out( neg_SubPeriod ) ); always @ ( posedge CLK or negedge RSTn ) begin if( !RSTn ) Duty <= 'd50; else if( neg_AddDuty == 1'b1 ) if( Duty == 'd100 ) Duty <= 'd0; else Duty <= Duty + 'd10; else if( neg_SubDuty == 1'b1 ) if( Duty == 'd0 ) Duty <= 'd100; else Duty <= Duty - 'd10; else Duty <= Duty; end /******************* While Count_P = 500_000, Period of PWM = 10ms, Frequency of PWM = 100HZ ; While Count_P = 250_000, Period of PWM = 5ms, Frequency of PWM = 200HZ ; While Count_P = 50_000, Period of PWM = 1ms, Frequency of PWM = 1000HZ ; *******************/ always @ ( posedge CLK or negedge RSTn ) begin if( !RSTn ) Count_P <= 'd250_000; else if( neg_AddPeriod == 1'b1 ) begin if( Count_P == 'd500_000 ) Count_P <= 'd50_000; else Count_P <= Count_P + 'd50_000; end else if( neg_SubPeriod == 1'b1 ) begin if( Count_P == 'd50_000 ) Count_P <= 'd500_000; else Count_P <= Count_P - 'd50_000; end else Count_P <= Count_P; end endmodule

这段 Verilog 代码实现了一个 Duty_Period_Adjust 模块，用于调节 PWM 的占空比和周期。在模块中，输入 AddDuty_In 和 SubDuty_In 用于增加/减少占空比，输入 AddPeriod_In 和 SubPeriod_In 用于增加/减少周期。输出 Duty 表示 PWM 的占空比，Count_P 表示 PWM 的周期。模块中还包含了 Jitter_Elimination_module 模块，用于消除抖动信号。在 always 块中，根据输入信号和当前状态更新占空比和周期的值。注意到 Count_P 的值可以控制 PWM 的频率，当 Count_P = 500000 时，频率为 100HZ，当 Count_P = 250000 时，频率为 200HZ，当 Count_P = 50000 时，频率为 1000HZ。