用verilogi写一个异步fifo

以下是一个简单的 Verilog 异步 FIFO 实现示例：

module async_fifo (
    input clk, // 时钟信号
    input reset, // 复位信号
    input wr_en, // 写使能信号
    input [7:0] wr_data, // 写数据信号
    output reg empty, // FIFO 空标志
    output reg rd_en, // 读使能信号
    output reg [7:0] rd_data // 读数据信号
);

parameter WIDTH = 8; // 数据宽度
parameter DEPTH = 16; // 深度

reg [WIDTH-1:0] mem [DEPTH-1:0]; // 存储数组
reg [4:0] wr_ptr; // 写指针
reg [4:0] rd_ptr; // 读指针
reg [4:0] count; // 元素计数

// 初始化
initial begin
    wr_ptr = 0;
    rd_ptr = 0;
    count = 0;
end

// 写逻辑
always @(posedge clk or posedge reset) begin
    if (reset) begin
        wr_ptr <= 0;
        count <= 0;
    end else begin
        if (wr_en && (count < DEPTH)) begin
            mem[wr_ptr] <= wr_data;
            wr_ptr <= wr_ptr + 1;
            count <= count + 1;
        end
    end
end

// 读逻辑
always @(posedge clk or posedge reset) begin
    if (reset) begin
        rd_ptr <= 0;
        count <= 0;
    end else begin
        if (~empty) begin
            rd_en <= 1;
            rd_data <= mem[rd_ptr];
            rd_ptr <= rd_ptr + 1;
            count <= count - 1;
        end else begin
            rd_en <= 0;
        end
    end
end

// 空标志
assign empty = (count == 0);

endmodule

这个异步 FIFO 采用了一个简单的循环缓冲区实现。在写入数据时，它将写入数据写入缓冲区的当前位置（由写指针指示），并将写指针向前移动一个位置。在读取数据时，它将从缓冲区的当前位置（由读指针指示）读取数据，并将读指针向前移动一个位置。元素计数变量用于跟踪存储在 FIFO 中的元素数量。如果 FIFO 已满，则写入操作将被忽略。如果 FIFO 为空，则读取操作将被忽略。