verilog七段数码管显示6E

下面是verilog代码实现七段数码管显示6E的过程：

module seven_segment(
    input clk, // 时钟信号
    input [3:0] num, // 数字信号
    output reg [6:0] seg // 七段数码管输出信号
);

// 数字0~9和字母A~F的七段数码管编码
reg [6:0] code[15:0] = {
    7'b0000001, // 0
    7'b1001111, // 1
    7'b0010010, // 2
    7'b0000110, // 3
    7'b1001100, // 4
    7'b0100100, // 5
    7'b0100000, // 6
    7'b0001111, // 7
    7'b0000000, // 8
    7'b0000100, // 9
    7'b0001000, // A
    7'b1100000, // B
    7'b0110001, // C
    7'b1000010, // D
    7'b0110000, // E
    7'b0111000  // F
};

// 显示数字6E
always @(posedge clk) begin
    seg <= code[6]; // 数字6
    #50000000; // 延时50ms
    seg <= code[14]; // 字母E
    #50000000; // 延时50ms
end

endmodule