module clkdiv(clkin,clk1KHz,clk10Hz,clk1Hz); //分出3个频率的分频器 input clkin; //输入时钟频率50MHz output clk1KHz,clk10Hz,clk1Hz; //分频为1KHz、10Hz和1Hz reg clk1KHz,clk10Hz,clk1Hz; reg [15:0]cnt1; reg [5:0]cnt2; reg[2:0] cnt3; always@(posedge clkin) if(cnt1==24999) //50000分频 begin clk1KHz<=~clk1KHz; cnt1<=0; end else cnt1<=cnt1+1; always@(posedge clk1KHz) //在分频1ms的时钟基础上再分频 if(cnt2==49) //1000Hz分频分至10Hz begin clk10Hz<=~clk10Hz; cnt2<=0; end else cnt2<=cnt2+1; always@(posedge clk10Hz)//10Hz分频分至1Hz if(cnt3==4) begin clk1Hz<=~clk1Hz; cnt3<=0; end else cnt3<=cnt3+1; endmodule

这是一个分频器模块，它接受一个时钟频率为50MHz的输入信号clkin，并生成三个不同频率的输出信号：clk1KHz、clk10Hz和clk1Hz。具体的分频比例为50000、1000和10。

在模块中使用了三个计数器cnt1、cnt2和cnt3来实现分频功能。每个计数器都是一个寄存器类型的变量。

首先，在一个时钟上升沿触发的always块中，当cnt1等于24999时（即经过50000个时钟周期），clk1KHz取反，并将cnt1重置为0。否则，cnt1递增1。

接下来，在clk1KHz的上升沿触发的always块中，当cnt2等于49时（即经过1000个时钟周期），clk10Hz取反，并将cnt2重置为0。否则，cnt2递增1。

最后，在clk10Hz的上升沿触发的always块中，当cnt3等于4时（即经过10个时钟周期），clk1Hz取反，并将cnt3重置为0。否则，cnt3递增1。

这样就实现了将50MHz的输入时钟频率分频为1KHz、10Hz和1Hz的功能。