写一个tb测试代码，以便进行仿真 module clkdiv(clkin,clk1KHz,clk10Hz,clk1Hz); //分出3个频率的分频器 input clkin; //输入时钟频率50MHz output clk1KHz,clk10Hz,clk1Hz; //分频为1KHz、10Hz和1Hz reg clk1KHz,clk10Hz,clk1Hz; reg [15:0]cnt1; reg [5:0]cnt2; reg[2:0] cnt3; always@(posedge clkin) if(cnt1==24999) //50000分频 begin clk1KHz<=~clk1KHz; cnt1<=0; end else cnt1<=cnt1+1; always@(posedge clk1KHz) //在分频1ms的时钟基础上再分频 if(cnt2==49) //1000Hz分频分至10Hz begin clk10Hz<=~clk10Hz; cnt2<=0; end else cnt2<=cnt2+1; always@(posedge clk10Hz)//10Hz分频分至1Hz if(cnt3==4) begin clk1Hz<=~clk1Hz; cnt3<=0; end else cnt3<=cnt3+1; endmodule

您提供的是一个Verilog的代码示例，这是一个用于分频时钟的模块。该模块将输入时钟频率为50MHz的信号分频为1KHz、10Hz和1Hz的时钟信号输出。

以下是您提供的代码示例：

module clkdiv(clkin, clk1KHz, clk10Hz, clk1Hz);
    input clkin;       // 输入时钟频率50MHz
    output clk1KHz, clk10Hz, clk1Hz;    // 分频为1KHz、10Hz和1Hz
    reg clk1KHz, clk10Hz, clk1Hz;
    reg [15:0] cnt1;
    reg [5:0] cnt2;
    reg [2:0] cnt3;

    always @(posedge clkin) begin
        if (cnt1 == 24999) begin    // 50000分频
            clk1KHz <= ~clk1KHz;
            cnt1 <= 0;
        end
        else begin
            cnt1 <= cnt1 + 1;
        end
    end

    always @(posedge clk1KHz) begin   // 在分频1ms的时钟基础上再分频
        if (cnt2 == 49) begin     // 1000Hz分频分至10Hz
            clk10Hz <= ~clk10Hz;
            cnt2 <= 0;
        end
        else begin
            cnt2 <= cnt2 + 1;
        end
    end

    always @(posedge clk10Hz) begin   // 10Hz分频分至1Hz
        if (cnt3 == 4) begin
            clk1Hz <= ~clk1Hz;
            cnt3 <= 0;
        end
        else begin
            cnt3 <= cnt3 + 1;
        end
    end

endmodule

这个模块会根据输入的50MHz时钟信号分别生成1KHz、10Hz和1Hz的时钟输出信号。每个时钟信号都是通过计数器在特定条件下进行翻转的。`cnt1`、`cnt2`和`cnt3`是用于分频计数的寄存器。

请注意，这只是一个代码示例，具体的仿真需要在相应的仿真环境中进行。希望对您有帮助！如果您有更多问题，请随时提问。