用if-else 以及case(用casex来描述)的混合语句写出 741$148的verilog代码并仿真

以下是用if-else以及case的混合语句实现741$148的Verilog代码，并进行仿真的过程：

module test_74148;

  // 输入端口
  input [2:0] A;
  input [2:0] B;
  input IEN;

  // 输出端口
  output reg [3:0] Y;
  output reg GS;

  always @ (A or B or IEN) begin
    if (IEN == 1'b0) begin
      Y <= 4'b0000;
      GS <= 1'b0;
    end else begin
      case ({A,B})
        3'b000: begin Y <= 4'b0001; GS <= 1'b1; end
        3'b001: begin Y <= 4'b0010; GS <= 1'b1; end
        3'b010: begin Y <= 4'b0100; GS <= 1'b1; end
        3'b011: begin Y <= 4'b0110; GS <= 1'b1; end
        3'b100: begin Y <= 4'b1000; GS <= 1'b1; end
        3'b101: begin Y <= 4'b1010; GS <= 1'b1; end
        3'b110: begin Y <= 4'b1100; GS <= 1'b1; end
        3'b111: begin Y <= 4'b1110; GS <= 1'b1; end
        default: begin Y <= 4'b0000; GS <= 1'b0; end
      endcase
    end
  end

endmodule

在代码中，我们首先定义了输入端口 A、B 和 IEN，以及输出端口 Y 和 GS。其中，Y 为 4 位二进制数，GS 为使能信号。

在 always 块中，我们使用 if-else 语句判断是否使能。如果 IEN 为 0，那么 Y 输出全为 0，GS 也为 0。如果 IEN 为 1，那么我们使用 case 语句根据输入的 A、B 信号进行判断，并输出相应的 Y 值和使能信号 GS。

为了验证代码的正确性，我们需要进行仿真。我们可以使用 Verilog 的仿真工具 Vivado，创建一个新的工程，将代码拷贝到新建的 test_74148 模块中。然后，我们需要添加仿真文件和仿真时钟。

我们可以在仿真文件中定义输入端口的值以及时钟的频率和占空比。在这里，我们定义 A、B 和 IEN 的值，以及时钟为 50 MHz，占空比为 50%。

module test_74148_tb;

  // 定义仿真时钟
  reg clk;
  always #10 clk = ~clk;

  // 定义测试输入
  reg [2:0] A;
  reg [2:0] B;
  reg IEN;

  // 实例化被测模块
  test_74148 dut (
    .A(A),
    .B(B),
    .IEN(IEN),
    .Y(Y),
    .GS(GS)
  );

  // 定义被测模块输出
  wire [3:0] Y;
  wire GS;

  // 初始化测试输入
  initial begin
    clk = 1'b0;
    A = 3'b000;
    B = 3'b000;
    IEN = 1'b1;
  end

  // 生成输入波形
  always #5 A = A + 1;
  always #7 B = B + 1;
  always #50 IEN = ~IEN;

  // 输出被测模块的输出
  always @(posedge clk) begin
    $display("A=%b B=%b IEN=%b Y=%b GS=%b", A, B, IEN, Y, GS);
  end

endmodule

在仿真文件中，我们定义了时钟 clk、输入端口 A、B 和 IEN，以及实例化被测模块，输出端口 Y 和 GS。我们还初始化了测试输入的值，以及使用 always 块生成输入波形，并在每个时钟上升沿输出被测模块的输出。

最后，我们可以使用 Vivado 进行仿真，并查看仿真波形，来验证代码的正确性。