Verilog 有符号数加法和减法计算示例

以下是一个简单的 Verilog 代码示例，展示了有符号数的加法和减法计算：

module signed_addsub(
input signed [7:0] a,
input signed [7:0] b,
input add_sub,
output signed [7:0] result
);

always @(*) begin
if (add_sub == 1'b0) begin
result = a + b; // 加法
end else begin
result = a - b; // 减法
end
end

endmodule

在这个例子中，我们定义了一个名为 signed_addsub 的模块，它有三个输入端口和一个输出端口。输入端口包括两个 signed 类型的 8 位数，即 a 和 b，以及一个 add_sub 信号，用于选择执行加法还是减法。输出端口是一个 signed 类型的 8 位数，即计算结果。

在 always 块中，我们使用 if-else 语句来确定执行加法还是减法。如果 add_sub 信号为 0，则执行加法，将 a 和 b 相加，结果存储在 result 变量中。如果 add_sub 信号为 1，则执行减法，将 a 和 b 相减，结果存储在 result 变量中。

可以使用以下代码测试该模块：

module test_signed_addsub;

reg signed [7:0] a;
reg signed [7:0] b;
reg add_sub;
wire signed [7:0] result;

signed_addsub sa(a, b, add_sub, result);

initial begin
a = 8'sd10; // a = 10
b = 8'sd5; // b = 5
add_sub = 1'b0; // 执行加法
#10;
$display("a + b = %d", result); // a + b = 15

a = 8'sd10; // a = 10
b = 8'sd5; // b = 5
add_sub = 1'b1; // 执行减法
#10;
$display("a - b = %d", result); // a - b = 5
end

endmodule

在测试模块中，我们定义了三个 reg 类型的变量，分别用于存储测试用例的输入值。我们还定义了一个 wire 类型的变量 result，用于存储计算结果。我们将 signed_addsub 模块实例化为 sa，并将输入端口连接到测试变量。在每个测试用例中，我们设置输入值和 add_sub 信号，并等待 10 个时间单位，以确保计算结果已经被更新。然后，我们使用 $display 语句打印出结果。

运行模拟器，我们可以看到输出：

a + b = 15
a - b = 5

这表明我们的 Verilog 代码正确地执行了有符号数的加法和减法计算。