verilog八位加法器仿真程序

以下是Verilog八位加法器的仿真程序：

module adder8bit_tb;

// Inputs
reg [7:0] a;
reg [7:0] b;

// Outputs
wire [8:0] sum;

// Instantiate the Unit Under Test (UUT)
adder8bit uut (
.a(a),
.b(b),
.sum(sum)
);

initial begin
// Initialize Inputs
a = 8'b00100000;
b = 8'b00010000;

// Wait 100 ns for global reset to finish
#100;

// Add values
a = 8'b01000000;
b = 8'b00010000;

// Wait for result to stabilize
#100;

// Print result
$display("Sum = %b", sum);

// Add more values to test
a = 8'b11110000;
b = 8'b00001111;

// Wait for result to stabilize
#100;

// Print result
$display("Sum = %b", sum);
end

endmodule

在该测试程序中，有一个八位加法器单元(add8bit)，其输入包括两个八位数值a和b以及一个八位结果sum。该测试程序通过对a和b的不同赋值来测试八位加法器的功能。测试程序通过加法器的输出结果sum是否正确。测试结果的显示可在模拟器中查看。