设计一个串行输入并行输出的移位寄存器vhdl

设计一个串行输入并行输出的移位寄存器（Serial-In Parallel-Out Shift Register, SIPO SR）在VHDL语言中，可以分为以下几个步骤：

1. **模块声明**：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity SipoShiftReg is
    Port (
        clk : in STD_LOGIC; -- 时钟信号
        data_in : in STD_LOGIC; -- 串行数据输入
        load : in STD_LOGIC; -- 装载新数据的控制信号
        shift_out : out STD_LOGIC_VECTOR (7 downto 0) -- 并行数据输出
    );
end entity SipoShiftReg;

2. **实体结构体（Architecture）**：

architecture Behavioral of SipoShiftReg is
    type StateType is (IDLE, SERIAL);
    signal state : StateType; -- 状态变量
    signal current_data : STD_LOGIC; -- 当前加载的数据
    signal shift_register : STD_LOGIC_VECTOR (7 downto 0); -- 移位寄存器

begin
    process(clk, load)
    begin
        if rising_edge(clk) then
            case state is
                when IDLE =>
                    if load = '1' then
                        state <= SERIAL;
                        current_data <= data_in;
                    else
                        -- 如果无数据加载，则保持不变
                    end if;
                when SERIAL =>
                    if load = '0' then
                        shift_register(0) <= current_data;
                        current_data <= '0'; -- 推出当前数据
                        if shift_register'(0) = '0' then
                            state <= IDLE;
                        else
                            shift_register := shift_register(1 downto 0); -- 移位
                        end if;
                    end if;
            end case;
        end if;
    end process;

    -- 连接输出
    shift_out <= shift_register;
end Behavioral;