env:将env中例化的agent发送到virtual sequence

时间: 2023-09-01 18:08:46 浏览: 54
好的,假设您在使用SystemVerilog中的UVM框架。要将UVM环境中实例化的agent发送到virtual sequence,您需要遵循以下步骤: 1. 在您的UVM环境中,为每个agent实例化一个句柄。 2. 在您的virtual sequence中,通过这些句柄来访问agent。 3. 在virtual sequence中,通过这些句柄来调用agent中的任务和函数。 以下是一个示例代码片段,用于将UVM环境中实例化的agent发送到virtual sequence中: ```systemverilog class my_virtual_sequence extends uvm_sequence_item; my_agent agent1; my_agent agent2; `uvm_object_utils(my_virtual_sequence) function new(string name = ""); super.new(name); endfunction function void pre_execute(); agent1 = env.agent1; agent2 = env.agent2; endfunction virtual task body(); my_sequence_item item; agent1.my_task(); item = agent2.my_function(); // ... do something with item ... finish_item(item); endtask endclass ``` 在上面的代码中,我们首先为每个agent实例化了一个句柄(即`agent1`和`agent2`)。在`pre_execute()`函数中,我们使用`env`句柄来访问UVM环境中实例化的agent。然后,在`body()`任务中,我们使用这些句柄来调用agent中的任务和函数(即`my_task()`和`my_function()`)。注意,在virtual sequence中,我们必须使用`finish_item()`函数来完成当前的sequence item。 请注意,virtual sequence不是UVM的标准组件,而是一种用户自定义的sequence实现方式。因此,在使用virtual sequence时,需要手动调用`run_test()`函数来启动测试,并手动创建一个test component来管理测试。

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class vbase_test extends uvm_test; uvm_component_utils(vbase_test) env m_env; vseqr m_vseqr; int unsigned simSeed; function new(string name, uvm_component parent); super.new(name, parent); endfunction : new extern function void build_phase (uvm_phase phase); extern function void connect_phase (uvm_phase phase); extern task reset_phase(uvm_phase phase); extern task reset_reg_model(); extern function void end_of_elaboration_phase(uvm_phase phase); extern function void start_of_simulation_phase(uvm_phase phase); extern task main_phase(uvm_phase phase); // report test result extern virtual function void report_phase(uvm_phase phase); endclass : vbase_test function void vbase_test::build_phase (uvm_phase phase); super.build_phase(phase); m_env = env::type_id::create(.name("m_env"), .parent(this)); // virtual sequencer m_vseqr = vseqr::type_id::create(.name("m_vseqr"), .parent(this)); uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vBaseSeq::type_id::get()); //uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vUniBaseSeq#()::type_id::get()); endfunction : build_phase function void vbase_test::connect_phase (uvm_phase phase); m_vseqr.p_rm = m_env.m_reg_model; m_vseqr.i2c_seqr = m_env.m_i2c_agent.m_seqr; endfunction : connect_phase task vbase_test::reset_phase(uvm_phase phase); //uvm_info(get_type_name(), {"REGISTER MODEL:\n", m_reg_model.sprint()}, UVM_MEDIUM) reset_reg_model(); super.reset_phase(phase); endtask task vbase_test::reset_reg_model(); forever begin wait (tb_top.reset_n == 0); m_env.m_reg_model.reset(); uvm_info(get_type_name(), "Reseting Complete", UVM_MEDIUM) wait (tb_top.reset_n == 1); end endtask function void vbase_test::end_of_elaboration_phase(uvm_phase phase); int handle; $system("rm -rf TEST_RUNNING"); simSeed = $get_initial_random_seed(); handle = $fopen($psprintf("TEST_RUNNING_%0d",simSeed),"w"); $fclose(handle); handle = $fopen("caseSeed","w"); $fwrite(handle,"%0d",simSeed); $fclose(handle); if($test$plusargs("uvm_tree")) uvm_top.print_topology(); endfunction : end_of_elaboration_phase function void vbase_test::start_of_simulation_phase(uvm_phase phase); uvm_info(get_type_name(), {"start of simulation for ", get_full_name()}, UVM_HIGH); endfunction : start_of_simulation_phase task vbase_test::main_phase(uvm_phase phase); phase.phase_done.set_drain_time(this, 200ns); endtask : main_phase // report test result function void vbase_test::report_phase(uvm_phase phase); uvm_report_server server; int handle; int unsigned err_num; super.report_phase(phase); server = get_report_server(); err_num = (server.get_severity_count(UVM_ERROR) + server.get_severity_count(UVM_FATAL)); simSeed = $get_initial_random_seed(); $display("\n********************************************************************************************\n"); if (err_num != 0) begin $display("TEST CASE FAILED!!!"); handle = $fopen($psprintf("TEST_FAILED_%0d",simSeed),"w"); end else begin $display("TEST CASE PASSED!!!"); handle = $fopen($psprintf("TEST_PASSED_%0d",simSeed),"w"); end $fclose(handle); $display("\n********************************************************************************************\n"); $system("rm -rf TEST_RUNNING*"); endfunction endif

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