DW[$clog2(DW+HW)-1:0]

时间: 2024-04-26 21:21:37 浏览: 181
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Estudos-CPP:Estudos Em C ++

这是一个 Verilog HDL 的表达式，其中 DW 是一个宽度为 $N$ 位的整数类型的变量，$clog2(DW+HW)$ 表示 $DW+HW$ 的二进制位数向上取整的值。 表达式 DW[$clog2(DW+HW)-1:0] 表示从 DW 的低 $clog2(DW+HW)$ 位中提取一个子集，并将这个子集作为一个宽度为 $clog2(DW+HW)$ 位的整数类型的变量返回。 例如，如果 DW 是一个 $8$ 位的变量，$HW$ 是 $4$，则 $DW+HW=12$，$clog2(12)=4$。因此，DW[$clog2(DW+HW)-1:0] 表示从 DW 的低 $4$ 位中提取一个子集，并将其作为一个 $4$ 位的整数类型的变量返回。
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clog:CLOG-通用Lisp Omnificent GUI

CLOG-通用Lisp Omnificent GUI 大卫·波顿（David Botton） 许可证BSD 3条款许可证 查看HTML文档： Common Lisp Omnificent GUI（简称CLOG）使用Web技术为本地或远程应用程序生成图形用户界面。 CLOG可以代替...

module mppcs_block_enc #( parameter DW = 32, /// max. data width parameter HW = 4, /// max. header width parameter ND = 16 /// max. data per block ) ( /// ingress data interface input logic block_start, /// block synchronization signal input logic [HW-1:0] header_in, /// block header input logic [DW-1:0] data_in, /// ingress data before header insertion input logic in_valid, /// ingress flow control output logic in_ready, /// ingress flow control /// egress data interface output logic [DW-1:0] data_out, /// egress data after header insertion output logic out_valid, /// egress flow control input logic out_ready, /// egress flow control /// control options input [$clog2(DW)-1:0] msb_data, /// number of data bits - 1 input [$clog2(HW)-1:0] msb_header, /// number of header bits - 1 input [$clog2(ND)-1:0] msb_num_data, /// number of data per block - 1 output logic sync_track, /// block synchronization tracking signal input logic sync_mode, /// 0: use block_start, 1: use sync_track input logic enable, /// 0: clock-gated, 1: mission mode input logic bypass, /// 1: data pass-through without header insertion /// clock & reset input clk, input rst );

这段代码中的参数 DW、HW 和 ND 分别代表数据的最大宽度、头部的最大宽度和每个块中数据的最大数量。模块包含 ingress 和 egress 数据接口，其中 ingress 数据接口包括了用于同步块的 block_start 信号、块头部的 ...

/// programmable block decoder to support protocols such as 64b66b, 64b67b, 128b130b, 128b132b module mppcs_block_dec #( parameter DW = 32, /// max. data width parameter DATA_WIDTH = 32, parameter HW = 4, /// max. header width 4 parameter ND = 16 /// max. number of data per block parameter DATA_PER_BLOCK = 64, ) ( /// ingress data interface input logic [DW-1:0] data_in, /// ingress data before header extraction input logic in_valid, /// ingress flow control output logic in_ready, /// ingress flow control /// egress data interface output logic block_start, /// block synchronization output logic [HW-1:0] header_out, /// block header output logic [DW-1:0] data_out, /// egress data after header extraction output logic out_valid, /// egress flow control input logic out_ready, /// egress flow control /// control options input [$clog2(DW)-1:0] msb_data, /// number of data bits - 1 input [$clog2(HW)-1:0] msb_header, /// number of header bits - 1 input [$clog2(ND)-1:0] msb_num_data, /// number of data per block - 1 output logic sync_track, /// block sync tracking signal input logic sync_mode, /// 0: use external sync directly, 1 : use internal sync after assertion of external sync input logic [3:0] sync_offset, /// offset between sync and block start signal input logic sync_start, /// external sync input logic enable, /// 0: clock-gated, 1: mission mode input logic bypass, /// 1: data pass-through without header insertion /// clock & reset input clk, input rst ); /// mask unused bits in header and data wire [DW+1 :0] data_msk = {({{(DW-1){1'b0}},1'b1}<<msb_data),1'b0} - 1'b1; wire [DW-1:0] data_eff = data_msk[DW-1:0] & data_in; wire [HW+1 :0] header_msk = {({{(HW-1){1'b0}},1'b1}<<msb_header),1'b0} - 1'b1; /// block synchronization wire block_sync_en = enable & ~bypass; logic [$clog2(ND)-1:0] cnt_block_data,cnt_block_data_nxt; logic sync_start_lat; always @(posedge clk or posedge rst) begin if (rst) sync_start_lat <= 0; else sync_start_lat <= sync_start; end

这段代码是一个可编程块解码器，用于支持诸如64b66b、64b67b、128b130b、128b132b等协议。该模块有一个数据输入接口，可以输入数据进行解码；同时也有一个数据输出接口，可以输出解码后的数据。...
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module mpp_stream_demux #( parameter NUM_CLIENTS = 2, parameter WIDTH = 8, parameter PIPE = 0, parameter [WIDTH-1:0] RESET = {WIDTH{1'b0}} ) ( input logic [WIDTH-1:0] ingress, input logic ivalid, output logic iready, output logic [ NUM_CLIENTS -1:0][WIDTH-1:0] egress, output logic [ NUM_CLIENTS -1:0] evalid, input logic [ NUM_CLIENTS -1:0] eready, input [$clog2(NUM_CLIENTS)-1:0] sel, input clk, input rst ); generate if (PIPE) begin : g_pipe logic reset_released; wire iready_pre = eready[sel]; wire evalid_pre = ivalid | ~iready_pre & reset_released; assign iready = iready_pre | ~evalid[sel] & reset_released; always @(posedge clk or posedge rst) begin if (rst) begin evalid <= {NUM_CLIENTS {1'b0}}; egress <= {NUM_CLIENTS{RESET}}; reset_released <= 1'b0; end else begin evalid <= evalid_pre << sel; if (iready_pre & evalid_pre) egress <= ingress << WIDTH*sel; reset_released <= 1'b1; end end end : g_pipe else begin : g_nopipe always_comb begin iready <= eready[sel]; evalid <= ivalid << sel; egress <= ingress << WIDTH*sel; end end : g_nopipe endgenerate endmodule

这是一个 SystemVerilog 的模块，实现了一个多路复用的数据流分离器，可以将一个输入流分发到多个输出流中，其中包含一些参数，如 NUM_CLIENTS 表示输出流的数量，WIDTH 表示输入和输出流的数据位宽，PIPE 表示是否...

ifndef MPP_STREAM_MUX define MPP_STREAM_MUX module mpp_stream_mux #( parameter NUM_CLIENTS = 2, parameter WIDTH = 8, parameter PIPE = 0, parameter [WIDTH-1:0] RESET = {WIDTH{1'b0}} ) ( input logic [ NUM_CLIENTS -1:0][WIDTH-1:0] ingress, input logic [ NUM_CLIENTS -1:0] ivalid, output logic [ NUM_CLIENTS -1:0] iready, output logic [WIDTH-1:0] egress, output logic evalid, input logic eready, input [$clog2(NUM_CLIENTS)-1:0] sel, input clk, input rst ); generate if (PIPE) begin : g_pipe logic reset_released; wire iready_pre = eready | ~evalid & reset_released; wire evalid_pre = ivalid[sel] | ~iready_pre & reset_released; assign iready = iready_pre << sel; always @(posedge clk or posedge rst) begin if (rst) begin evalid <= 1'b0; egress <= RESET; reset_released <= 1'b0; end else begin evalid <= evalid_pre; if (iready_pre & evalid_pre) egress <= ingress[sel]; reset_released <= 1'b1; end end end : g_pipe else begin : g_nopipe always_comb begin iready <= eready << sel; evalid <= ivalid [sel]; egress <= ingress [sel]; end end : g_nopipe endgenerate endmodule endif /// MPP_STREAM_MUX

这是一个 Verilog 的模块定义，用于多个输入流合并成一个输出流。它有以下参数： - NUM_CLIENTS：输入流的个数 - WIDTH：输入数据的位宽 - PIPE：是否开启流水线模式 - RESET：重置时输出的值 ...

wire block_sync_en = enable & ~bypass; logic [$clog2(ND)-1:0] cnt_block_data,cnt_block_data_nxt; assign sync_track = block_sync_en & (cnt_block_data==0); assign cnt_block_data_nxt = (cnt_block_data < msb_num_data)? cnt_block_data + 1'b1 : 1'b0; always @(posedge clk or posedge rst) begin if (rst) cnt_block_data <= 0; else if (in_valid & in_ready & block_sync_en) cnt_block_data <= cnt_block_data_nxt; end wire block_sync = (block_sync_en & ~sync_mode)? block_start : sync_track;

这段代码看起来是用 Verilog 语言编写的，它定义了一个名为 block_sync_en 的 wire，使用了一个名为 enable 和一个名为 bypass 的信号进行逻辑运算。另外，它还定义了两个逻辑变量 cnt_block_data 和 cnt_block_data...

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